Hot Chips: Update für IBMs Power7

IBMs Power7+ trumpft mit vielen Kernen und Sockeln sowie großen Caches auf. Mit einer Die-Fläche von 567 mm2 und 2,1 Milliarden Transistoren zählt der neue Prozessor zu den Chip-Riesen.

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Von
  • Benjamin Benz

Stolze 2,1 Milliarden Transistoren auf 567 Quadratmillimetern reichten dem Power7+ auf der Hot Chips nicht für einen Platz in der Big-Iron-Liga.

Unter normalen Umständen würde man Prozessoren wie den von IBM auf der Hot Chips vorgestellten Power7+ durchaus als "Big Iron" bezeichnen, doch weil es dort – unter anderem aus dem eigenen Haus – noch dickere Prozessoren zu bestaunen gab, musste der Power7+ mit der Data-Center-Session vorlieb nehmen. Doch das ändert nichts daran, dass er mit einer Die-Fläche von 567 mm2 und 2,1 Milliarden Transistoren zu den Chip-Riesen zählt.

Auf einem Die des Power7+ sitzen 8 Kerne mit jeweils 2 Execution Units. IBM verkauft sie entweder als Single- oder Dual-Chip-Module. Erstere takten höher, während bei letzteren 16 Kerne in eine CPU-Fassung passen. Wem das noch nicht reicht, kann bis zu 32 Sockel zusammenschalten.

IBM stuft die Schlafmodi sehr fein ab.

Verglichen mit dem Power7 steigt die Menge des L3-Caches pro Modul von 32 auf 80 MByte, während sich die Gleitkommaperformance verdoppelt hat. Neu dazugekommen sind zudem Beschleuniger unter anderem für Kryptoalgorithmen. Zumindest für Einzelmodule verspricht IBM auch um bis zu 25 Prozent höhere Taktfrequenzen. Möglich wird das zum einen durch den Umstieg auf einen 32-nm-SOI-Prozess mit HKMG und eDRAM. Zum anderen helfen Verbesserungen beim Power Management. So gibt es nun auch Power Gating für Kerne und Caches.

Den einzelnen Kernen hat IBM ebenso wie den Caches Power-Gating spendiert.

Neu eingeführt hat IBM einen Winkle-Modus für unbeschäftigte Kerne. Pate stand dafür Rip van Winkle, der in einer Kurzgeschichte von Washington Irving den gesamten Unabhängigkeitskrieg verschläft. IBM bezeichnet mit Winkle-Modus einen Schlafzustand, in dem ein sogenanntes Chiplet aus CPU-Kern, L2- und L3-Cache komplett abgeschaltet wird. Das spart 95 Prozent Strom, kostet aber rund 10 ms Latenz. Im normalen "Deep Sleep" hält IBM den L3-Cache eines Chiplets aktiv, weil er Daten enthalten kann, die andere Kerne brauchen. (bbe)