Chips mit Power Vias: Ein Trumpf für Intel als Auftragsfertiger?

Intel will die Leitungen zur Stromversorgung und die Transistorschichten im 20A-Prozess weiter voneinander trennen und hat einen Notfallplan in der Hinterhand.

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(Bild: Intel)

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Nach Jahren der Verzögerungen und Produktverschiebungen wähnt sich Intel wieder im Plan und gibt weitere Informationen zu einer Technik preis, die ein wesentlicher Teil des für 2024 geplanten Fertigungsprozesses 20A ist: Power Via.

Dabei handelt es sich um ein Verfahren, die Stromzufuhr für die Transistoren auf die Rückseite des Chips zu verlagern und durch Öffnungen im Silizium an die benötigten Stellen zu bringen. In Verbindung mit den sogenannten Ribbon FETs, Transistoren mit Gate-All-Around-(GAA-)Technik, soll das laut Intels Roadmap die Fertigungssparte wieder konkurrenzfähig machen. Geht es nach den Optimisten, will man mit der Initiative „Vier Prozesse in fünf Jahren“ sogar die Technologieführerschaft bei der Prozesstechnik zurückerobern, die man vor einigen Jahren an den taiwanischen Auftragsfertiger TSMC abgeben musste.

Mit Power Vias will Intel die Stromzufuhr auf die Rückseite der Chips verlegen.

(Bild: Intel)

Ein zunehmendes Problem mit den immer kleiner werdenden Transistoren ist die Stromzuleitung, die in verschiedenen Metallschichten auf dem Silizium-Wafer aufgebracht wird und vergleichsweise massive Strukturen erfordert. Die Ströme benötigen zudem eine gewisse Mindeststärke der Isolationschichten, damit sie keine störenden Einflüsse auf die schaltenden Transistoren ausüben.

Mit Backside Power Delivery, also der rückseitigen Stromzufuhr, verlegt Intel diese Stromleitungen auf die den Transistoren abgewandte Seite des Prozessor-Dies. Damit der Strom dann aber bei den einzelnen Transistoren ankommt, müssen leitende Verbindungen als Through Silicon Vias (TSV) durch den Wafer hindurchführen.

Die groben Strom-Strukturen stören die feinen Datenleitungen auf der Vorderseite weniger.

(Bild: Intel)

In einem Testlauf mit dem unten beschriebenen De-Risk-Prozess "Blue Sky Creek" hat Intel den Effekt der Power Vias erprobt. Speziell angepasste Efficiency-Cores aus den aktuellen Raptor-Lake-Modellen gewinnen durch die verbesserte Signalintegrität immerhin 6 Prozent mehr Performance bei zugleich einem um mehr als 30 Prozent reduzierten Spannungsabfall auf Package-Ebene. Intel gibt gar einen 5-fach niedrigeren Abfall bei den Lötkontakten (Bumps) an. Eine Standard-Zellen-Bibliothek konnte man um 12,5 Prozent in der Höhe verkleinern und zugleich im Aufbau vereinfachen.

Eine Standard-Bibliothek wird vereinfacht und um 12,5% in der Höhe geschrumpft.

(Bild: Intel)

Die optimierten E-Cores sollen dank Verlagerung der Stromzufuhr auf die Chiprückseite eine mehr als 90-prozentige Nutzung der Strukturzellen ermöglichen und zudem die Anzahl der Ebenen auf der Vorderseite reduzieren.

Ohne die dicken Stromleitungen können die Transistoren dichter gepackt werden.

(Bild: Intel)

Da aber zugleich auf der Rückseite weitere Verdrahtungsebenen entstehen, die zusätzliche Verfahrensschritte erfordern, wird die Produktion insgesamt wohl aufwändiger, aber durch die Entkopplung etwas weniger komplex, sprich risikoärmer.

Auch TSMC will mit Backside Power Delivery punkten, plant die Technik allerdings erst für den N2-Prozess.

Bei der Kombination aus neuer Architektur, neuem Fertigungsprozess und neuen Herstellungstechniken potenzieren sich die Fehlerquellen. Ein solches Vorgehen war bei Intel lange verpönt und der Hersteller setzte zur Risikominimierung auf das sogenannte Tick-Tock-Modell, bei dem entweder eine neue Fertigungstechnik oder grundlegende Änderungen an der Architektur bei einer neuen Prozessorgeneration vorgesehen waren.

Zur Risikominimierung erprobt Intel die Power Vias an einem separaten Prozess.

(Bild: Intel)

Das ist mit 20A nicht mehr der Fall. Hier sollen außer den verkleinerten Strukturen auch Ribbon-FETs zum Einsatz kommen – die Intel-Version der GAA-FETs – und eben Power Vias. Falls sich insbesondere letzteres als Stolperstein erweisen sollte, hat Intel mit "Blue Sky Creek" einen eigenen Prozess entwickelt, der verschiedene Elemente aus der laufenden Intel-4-Fertigung mit 7-Nanometer-Strukturen und Power Vias kombiniert. Die Entwicklung der Ribbon-FETs läuft davon unabhängig, sodass sich Probleme nicht potenzieren und im Idealfalle unabhängig voneinander gelöst werden können.

Inwieweit das klappt, wird Intels Umsetzung 2024 zeigen.

(csp)