Der PCI-Express kommt ins Rollen

Der kürzlich offiziell PCI Express getaufte neue I/O-Standard, der zuvor unter dem Codenamen 3GIO oder Arapahoe segelte, kommt jetzt zusammen mit dem Entwurf für PCI-X 2.0 in die letzte Spezifizierungsrunde. Anfang Mai schickte die PCI Special Interest Group (PCI-SIG) die Spezifikationen an die Mitglieder zu einer so genannten 60-Tage-Review, die vor der endgültigen Verabschiedung des Standards stattfindet.

"Es gab nie einen besseren Zeitpunkt, als jetzt der PCI-SIG beizutreten" so lockt der nach neuen Mitgliedern Ausschau haltende Präsident der PCI-SIG, Roger Tipley, mit den Details der Spezifikationen. PCI-X 2.0 erweitert den bisherigen PCI-X-Standard per Double-Data-Rate-Technik (DDR) auf 266 MegaTransfers (2,1 GByte/s bei 64 Bit) beziehungsweise per Quad Data Rate (QDR) auf 533 MegaTransfers (4,3 GByte/s). Später soll PCI-X von dem PCI-Express abgelöst werden, der als serieller "Schienenbus" skalierbar auf bis zu 32 Schienen gleichzeitig (und in zwei Richtungen) fahren kann. Pro Gleis sind hier bei der vorgesehenen Übertragungsfrequenz von 2,5 GHz 250 MByte/s in jede der beiden Richtungen vorgesehen, maximal also im Vollausbau 2 x 8 GByte/s.

PCI X-2.0 soll 2003 einsatzfähig sein und der PCI Express dann ab 2004 den Betrieb aufnehmen. Mit Hypertransport ist aber bereits jetzt ein von AMD initierter I/O-Standard en vogue, der zumindest für den Chip-to-Chip-Verkehr auf dem Motherboard mit bis zu 6,4 GByte/s (bei 32 Kanälen) konkurrenzfähig ist. Man erwartet einen weiteren Schub dieser Technik mit der Einführung der 64-bittigen AMD-Hammer-Prozessoren, die drei Hypertransport-Links aufweisen. (as)