Fall Processor Forum: Embedded-CPUs mit mehreren Kernen
Nicht nur bei Universalprozessoren, sondern auch im Markt für systemintegrierte Chips haben es die Entwickler gerne kernig -- zwei oder mehrere CPU-Kerne tauchen immer häufiger in Embedded-Design auf.
Nicht nur bei Universalprozessoren, sondern auch im Markt für systemintegrierte Chips haben es die Entwickler gerne kernig -- zwei oder mehrere CPU-Kerne tauchen immer häufiger in Embedded-Design auf. Mit Broadcom, Cavium Networks, Freescale und PMC-Sierra zeigten gleich vier Spezialisten für Netzwerkchips auf dem Herbst-Prozessorforum in San Jose Multi-Core-Bausteine.
Die Gründe für den neuen Trend im Embedded-Segment sind ganz ähnlich wie bei x86-CPUs. Trotz drastisch gestiegener Komplexität bringen die bisherigen Verbesserungen der Core-Architekturen kaum Mehrleistung. Dafür steigt der Stromkonsum in beängstigende Höhen. Die Entwickler versuchen daher, die Kerne so unverändert wie möglich einfach zu duplizieren. Höhere Integrationsdichten ermöglichen so höhere Rechenleistungen und halten den Energie-Mehrbedarf in Grenzen. Der Mehrkern-Ansatz erleichtert auch Netzwerkchip-Designern die Arbeit, weil Kommunikationsanwendungen von Natur aus parallele Anforderungen an die Hardware stellen. Gleiches gilt für Storage-Prozessoren. Mehrere CPUs können Paketvermittlungen über parallele Pfade abarbeiten, ohne in wechselseitige Abhängigkeiten zu geraten. Dazu kommt, dass sich Routinedienste wie Packen/Entpacken von Daten, Virenscanner und andere Filter auf parallele Ressourcen verteilen lassen.
Bei der PowerPC-Architektur riskiert Freescale (vormals Motorolas Halbleitersparte, heute ein eigenständiges Unternehmen) den ersten Griff zum Doppelpack. Zwei PowerPC e600 CPUs mit spezifischen Modifikationen bilden die Basis für den Netzwerkprozessor MPC8641D. Der Chips arbeitet mit Altivec-Erweiterungen, für die auch Out-of-Order-Transaktionen vorgesehen sind. Der L2-Cache wurde pro Core auf 1 MByte erweitert, der L1-Cache fasst 32 KByte. Zwei DDR2-Memory-Controller arbeiten mit Frequenzen von 266 MHz (DDR2-533). Die Anbindung der Peripherie übernehmen RapidIO und doppelte PCI-Express-Schnittstellen. Vier Gigabit-Ethernet-Controller sind ebenfalls integriert. Im 90-Nanometer-Prozess gefertigt, sollen die Cores mit 1,5 GHz Taktfrequenz arbeiten. Den Leistungsbedarf einzelner e600-Cores gibt Freescale mit 10 bis 15 Watt an. Im Doppelpack soll der Chip maximal 25 Watt aufnehmen. Erste Muster gibt es, so der aktualisierte Zeitplan, in etwa einem Jahr zu sehen, die Serienproduktion soll im ersten Halbjahr 2006 anlaufen.
Eine ganze Familie von Zwei- und Vier-Kern-Prozessoren gründet Netzwerkchip-Spezialist Broadcom auf den Mips64-Prozessor. Die CPUs takten zwischen 800 und 1200 MHz und verfügen über einen gemeinsamen L2-Cache. Die Dual-Modelle ziehen Daten über DDR400-Memory, beim Quad-Chips kommt noch ein DDR2-800-Controller dazu. Vier Gigabit-Ethernet-Ports sind bei allen an Bord, im Doppelpack allerdings nur ein einziger PCI-X-Anschluss zur Peripherie -- der Vierer hat zusätzlich drei Hypertransport- und SPI-4-Schnittstellen. Auf eine Speicherbandbreite von 100 Gigabit/s bringt es der Quad-Chip, interne Transaktionen laufen mit bis zu 128 GBit/s über den ZB-Bus. Die gemeinsame Peripherie-Datenrate aller I/O-Ports gibt Broadcom mit theoretischen 145 GBit/s an. Den Leistungsbedarf bei 1 GHz Takt kalkuliert der Hersteller mit 13 Watt für Dual- und 23 Watt für Vierfach-Prozessoren. Noch in diesem Jahr sollen Musterstückzahlen produziert werden.
Bis zu 16 spezifisch modifizierte Mips64-Cores packt das Startup-Unternehmen Cavium Networks auf seinen Octeon getauften Chip. Der von früheren StrongARM-Entwicklern gegründete Newcomer verwendet dabei den Release2-Instruktionssatz und nutzt ausschließlich Integer-Operationen. Mit einem gemeinsamen L2-Cache von 1 MByte und mehrfach gepuffertem L1-Cache soll der Octeon bis zu 19,2 Milliarden Instruktionen pro Sekunde schaffen. Die Kerne können beim Design verschiedenen Funktionen flexibel zugeordnet werden: Von den 16 Cores kann etwa eine beliebige Anzahl dem Betriebssystem unterstehen, die übrigen können Datenpakete vermitteln. Um den Datenfluss abzukürzen, holen Octeon-CPUs dabei unter Umgehung der Caches Daten direkt aus dem Hauptspeicher, etwa wenn es sich um reine Weitergabe von Paketen handelt. On-Chip-Koprozessoren übernehmen Aufgaben wie Scheduling oder Datenkompression. Ein weiterer "Companion"-Chip entlastet die CPUs von Sicherheitsoperationen wie etwa Vergleiche mit bekannten Viren- und Spam-Mustern. Caviums Zielvorgabe sind Netzwerkchips , die im Vergleich zu bestehenden Systemen (speziell x86-basierten) bis zu fünf mal kostengünstiger und stromeffizienter sind. Wichtigster Trumpf ist dabei der Einbau von Sicherheitsfunktionen und anderen Diensten unter Verzicht auf jegliche ASICs oder FPGAs. Die ersten Muster des Octeon werden im ersten Quartal 2005 erwartet. (Erich Bonnert) / (jk)
