Intels Dreamboy zeigt Feinheiten

Nun ist die Itanium Processor Microarchitecture Reference nach einer kleinen Verzögerung wirklich online, und in der Tat enthält sie viele bisher unbekannte Feinheiten über die Itanium-Interna, etwa über die Funktionseinheiten, über die Speicherhierachie (Caches, TLBs), über Sprünge und Latenzzeiten des 64-Bit-Prozessors.

Man erfährt, dass die beiden L1-Caches vierfach assoziativ sind und der L1-Daten-Cache nur mit Write Through und ohne Write Allocation arbeitet. Die Verwaltunggröße (Cacheline) beträgt 32 Byte. Der gemeinsame L2-Cache ist erstaunlicherweise sechsfach assoziativ, unterstützt Write Back Modus und Write Allocation und besitzt Cachelines von 64 Byte. Gleitkommaoperationen gehen grundsätzlich am L1-Cache vorbei und werden (mit 9 Takten Latenzzeit) vom L2-Cache bedient. Pro Takt kann der L2-Cache maximal 32 Byte an den L1 übertragen, ebenso wie derzeit der des Coppermine. Seine Latenzzeit beträgt 6 Takte (Coppermine: 6 bis 7 Takte). Die Latenzzeit des L1-Datencache beträgt 2 Takte, wobei er zwei 64-Bit-Worte pro Takt an die Register liefern kann.

Auch der TLB (Translation Lookaside Buffer, ein Übersetzungspuffer für Speicheradressen) ist für Daten zweistufig aufgebaut. Beide Level sind voll assoziativ (L1-DTLB mit 32 und L2-DTLB mit 96 Einträgen). Er unterstützt nicht nur, wie der Pentium II/III, Page-Größen von 4 KByte und 2 oder 4 MByte, sondern 4K, 8K, 16K, 64K, 256K, 1M, 4M, 16M, 64M und 256M. Offenbar kennt Itanium auch ein spezielles Purge-Kommando, um eine komplette Page (und darüber hinaus einen 4-GByte-Bereich) einfach und schnell zu löschen. Für Instruktionen gibt es einen einstufigen, vollassoziativen TLB mit 64 Einträgen.

Viele interessante Details also – nur über die L1/L2-Cachegrößen schweigt sich Intel weiterhin aus. Besonders groß können sie nicht sein, denn mit 25 Millionen Transistoren ist der 64-bittige Itanium kleiner als der 32-bittige Coppermine (28 Millionen). (as)