RISC-V-Core von Alibaba offengelegt
Nach Western Digital (SweRV) und Google (OpenTitan) legt auch die Alibaba-Chip-Sparte T-Head das Design ihres RISC-V-Mikrocontrollers Wujian via GitHub offen.
Die offene Befehlssatzarchitektur RISC-V ermöglicht es, das Design kompletter Systems-on-Chip offenzulegen – also nicht bloß den Entwurf der eigentlichen Rechenwerke, sondern auch das von daran angeschlossenen Funktionsblöcken wie Timer, GPIOs, PWMs und UARTs.
Die Chip-Sparte T-Head der chinesischen Handels- und Cloud-Plattform Alibaba hat nun bei GitHub Teile des Mikrocontrollers Wujian 100 [1] offengelegt, in dem der 32-Bit-RISC-V-Kern 902 steckt. Der Verilog-Code soll es ermöglichen, den wujian100_open in Verilator [2] zu simulieren und auf einem FPGA zu emulieren. Im Unterverzeichnis doc [3] findet sich auch ein Word-Dokument mit Spezifikationen des Wujian 100.
Laut einer Präsentation von T-Head [4] ist eine Besonderheit der Wujian-MCUs, dass sie bereits ein Trusted Execution Environment (TEE) enthalten. Das ist ein geschützter Bereich beispielsweise zur Verarbeitung kryptografischer Schlüssel, ähnlich wie ARM TrustZone. Der TEE-Teil des Wujian 100 scheint im GitHub-Repository zu fehlen.
(Bild: Alibaba/T-Head)
Laut T-Head (das steht für Pingtouge, also Honigdachs) sollen die hauseigenen Mikrocontroller nach RV32EMC-Spezifikation unter FreeRTOS oder Alibabas AliOS laufen. Sie sind für IoT-Geräte mit sicherer Anbindung an die Alibaba-Cloud gedacht, ähnlich wie es Amazon mit der FreeRTOS-Infrastruktur [5], Microsoft mit Azure Sphere [6] und Google etwa mit dem KI-Chip Coral Edge TPU [7] vorhaben.
Offene RISC-V-Entwürfe bei GitHub
Vor einigen Monaten hatte bereits Western Digital (WD) seinen SweRV-Kern offengelegt, das Repository liegt mittlerweile in Version 1.4 unter dem Dach der Chips Alliance [8].
Im lowRISC-Repository bei GitHub [9] findet sich wiederum Googles Sicherheitschip OpenTitan [10] mit dem RISC-V-Kern Ibex, der ursprünglich von der ETH Zürich entwickelt wurde.
Schon erhältlich etwa auf dem Sipeed Longan Nano [11] ist der RISC-V-Mikrocontroller GD32V der chinesischen Firma GigaDevice mit dem RV32-Kern Nuclei Hummingbird E203, der ebenfalls bei GitHub veröffentlicht ist [12].
Mehr zum Thema RISC-V bei heise+:
- RISC-V: Das Potenzial der offenen Prozessorarchitektur [13]
- Erste Schritte mit dem RISC-V-Mikrocontroller-Board Sipeed Longan Nano [14]
(ciw [15])
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[1] https://www.t-head.cn/product/mcu-platform
[2] https://www.veripool.org/wiki/verilator
[3] https://github.com/T-head-Semi/wujian100_open/tree/master/doc
[4] https://content.riscv.org/wp-content/uploads/2019/05/Alibaba-Pushing-data-from-edge-to-cloud-with-RISC-V-ecosystem.pdf
[5] https://www.heise.de/news/IoT-Developer-Survey-2018-AWS-und-Azure-weiter-vorn-Open-Source-dominiert-4027404.html
[6] https://www.heise.de/news/Azure-Sphere-Mini-Board-von-Seeed-fuer-IoT-Geraete-4347100.html
[7] https://www.heise.de/news/Google-bringt-eigenen-Einplatinenrechner-fuer-KI-Projekte-4126741.html
[8] https://github.com/chipsalliance/Cores-SweRV
[9] https://github.com/lowrisc
[10] https://www.heise.de/news/OpenTitan-Googles-legt-Sicherheitschip-mit-RISC-V-Technik-offen-4573734.html
[11] https://www.heise.de/news/5-Dollar-Entwicklerboard-mit-RISC-V-Sipeed-Longan-Nano-4509949.html
[12] https://github.com/SI-RISCV/e200_opensource
[13] https://www.heise.de/hintergrund/RISC-V-Das-Potenzial-der-offenen-Prozessorarchitektur-4506052.html
[14] https://www.heise.de/ratgeber/Erste-Schritte-mit-dem-RISC-V-Mikrocontroller-Board-Sipeed-Longan-Nano-4637301.html
[15] mailto:ciw@ct.de
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