ISSCC: Intel zeigt neue Speicheranbindung
Schluss mit DDR und Rambus? Der Prozessorprimus zieht einen ganz neuen Vorschlag für Speichertechnik aus der Tasche. Hinter den Kulissen hat Intel bereits Infineon und Samsung mit ins Boot geholt.
Schluss mit DDR und Rambus? Der Prozessorprimus zieht einen ganz neuen Vorschlag für Speichertechnik aus der Tasche. Hinter den Kulissen hat Intel bereits Infineon und Samsung mit ins Boot geholt und peilt die Überholspur im Standardisierungs-Hürdenlauf der Memory-Branche an.
Nicht auf der eigenen Hausmesse (IDF) im San Francisco Moscone Center sondern schräg gegenüber im Marriott Hotel auf der ISSCC zeigte Intel erstmals Pläne für ein künftiges Memory-Interface. Hinter dem unverfänglichen Titel "A 2 Gb/s Point-to-point Heterogeneous Voltage Capable DRAM Interface" verbirgt sich eine ganz neue Architektur für Hauptspeicher-Subsysteme. Mit Punkt-zu-Punkt-Verbindungen werden dabei DRAM-Module (in DIMM-Bauart) aneinander gekoppelt, anstatt wie etwa beim DDR-Interface die Bausteine über eine Sammelleitung für Mehrfachzugänge ("Multidrop") zu verbinden.
Die von Intel vorgeschlagene Topologie hat den Vorteil, dass auch bei großen Speicherkapazitäten hohe Kommunikationsbandbreiten zu erreichen sind. Die Takte für die Punkt-zu-Punkt-Leitungen sind gut zu synchronisieren, während bei der Multidrop-Topologie typischerweise Verzögerungen durch Diskontinuitäten entstehen. Über die gleiche Leitung können bei Intels Ansatz simultan in beide Richtungen Daten fließen, Lesen und Schreiben sind damit gleichzeitig bei voller Bandbreite möglich. Daraus resultieren hohe Gesamtdatenraten für das Subsystem. Mit einer entsprechend hohen Anzahl von Pins plant Intel ein äußerst leistungsfähiges Memory-Interface.
Das I/O-Interface für die simultanen bidirektionalen Signalleitungen wurde von Samsung ausgetüftelt. Die Intel-Labs in Hillsboro bauten damit einen Testbaustein, der pro Pin 2 GBit pro Sekunde überträgt. Mit Samsung und Infineon hat Intel außerdem bereits Testreihen gefahren, um das Prinzip für bestehende DRAM-Verfahren und -Gehäuse zu nutzen.
Zur International Solid Sate Circuit Conference siehe auch:
- IBM sucht Zukunft in Embedded-Systemen
- IBM-CPU Power5 bringt Leistungsschub
- Power-Sparmaßnahmen für 90 Nanometer
(Erich Bonnert) / (jk)
