IDF: Intel auf dem Weg zu Hunderten von Prozessorkernen

Intels Chief Technology Officer Justin Rattner hat am Vortag des Intel Developer Forum (am "Tag 0") das Tera-Scale-Forschungsprogramm von Intel vorgestellt. Ziel dieses Programms ist es, den Weg für den sinnvollen Einsatz von Prozessoren mit Dutzenden oder Hunderten von Cores zu bahnen. Über 80 Projekte auf den Gebieten Halbleiter-, Plattform- und Softwareforschung sind bei Intel derzeit unter diesem Tera-Scale-Motto in Bearbeitung, darunter konfigurierbare Cache-Architekturen, 3D-stacked Memory, energieeffiziente Systemarchitekturen und neue Speicherzugriffstechniken. Zu Letzeren gehören Speicher, die für Multithreading optimiert sind, insbesondere das so genannte Transactional Memory (TM).

Bei Zugriffen auf herkömlichen gemeinsamen Speicher müssen Threads mit Verriegelungen (Locks) arbeiten, und zwar auch dann, wenn diese Threads auf ganz andere, konfliktfreie Adressen zugreifen wollen. Schon seit den 70er-Jahren arbeiten Computerwissenschaftler aber an Lösungen und haben zahlreiche Vorschläge und Designs für Transactional Memory erarbeitet, sowohl in Hard- als auch Software. All das war bisher aus Aufwands- beziehungsweise Kostengründen teuren Mainframes vorbehalten, nun will Intel TM in den Mainstream bringen.

Welches Performancepotenzial im Transactional Memory liegt, führte Rattner an einer Java-Applikation mit acht Threads vor. Die Applikation lief mit klassischen Locks oder mit einem in Software realisiertem Transaction-Synchronisationsmechanismus. Letzterer konnte die Performance mehr als verdoppeln (4,6 gegenüber 10,4 s). Bei 16 Threads, so Rattner, kann der Performancegewinn auf einem Xeon-System sogar Faktor 3 bis 4 betragen. (as)