IDF: Intel hält sich Optionen für Zukunfts-Chips offen
Am Schlusstag des Entwickler-Forums in San Francisco skizzierte Intels Technologiestratege Paolo Gargini einige Laborneuheiten, mit denen der Chip-Hersteller auf der Mooreschen Entwicklungskurve weiterfahren will.
Intels Technologiestratege Paolo Gargini skizzierte am Schlusstag des Entwicklerforums IDF in San Francisco einige Laborneuheiten, mit denen der Chip-Konzern auf der Mooreschen Entwicklungskurve weiterfahren will. Gestapelte Schaltungen, high-k-Materialien, neue Halbleiter und EUV stehen zur Wahl – nur Einsatzzeitpunkt und Kombination stehen noch nicht fest.
Den nächsten Technologiesprung zu kleineren Chip-Geometrien hat der Primus fest im Blick: Wafer mit 45-nm-Strukturen hatte Intel bereits im Januar hergestellt, ohne dass dazu wesentliche Neuheiten einzuführen waren. Lediglich einige Stellgrößen mussten angepasst werden. Gargini zeigte dem IDF-Publikum eine 300-mm-Scheibe voller SRAM-Testspeicher. Der darauf folgende Miniaturisierungsschritt dürfte allerdings bedeutend schwieriger werden, da man insbesondere mit den bisher genutzten Materialien an physikalische Grenzen stößt.
Um die Isolatorschicht der Transistoren zu stärken, wird voraussichtlich ein High-k-Dielektrikum benötigt, das die gefürchteten Leckströme in Schach hält. Doch dünner als die jetzt schon erreichten fünf bis sechs Atomlagen können die Gatterschichten nicht werden, erklärte Gargini. Gestrecktes Silizium, das seit 2003 im Einsatz ist, werde die Elektronenbeweglichkeit etwa bis zum Doppelten verbessern können, dann sei aber auch dieser Kniff ausgereizt. Danach bleibt keine andere Wahl, als Silizium durch bessere Halbleiterelemente zu ergänzen.
"Indium oder Gallium beispielsweise haben eine mehrfach höhere Ladungsbeweglichkeit bei sehr geringen Spannungen", erläuterte Gargini. Einfach gegeneinander austauschbar seien die Materialien allerdings nicht. Nachdem Gallium-Arsenid sich als sehr teuer erwiesen hat, gilt Indiumantimonid als neue Wunderverbindung. Allerdings lassen sich daraus keine Wafer formen – daher müssen die neuen Elemente auf ein Siliziumsubstrat aufgebracht werden. Die daraus resultierenden Transistoren werden "weitaus schneller sein, als was wir bisher machen können", verriet Gargini. "Und wir kommen mit Spannungen von etwa 200 mV aus."
Die Materialmischungen haben laut Gargini einen weiteren Vorteil: Der Halbleiter kann für unterschiedliche Bereiche auf dem Chip nach Maß komponiert werden. Für die 45-nm-Serienfertigung, die gegen Ende 2007 starten soll, will Intel schon bald Pläne konkretisieren und die Fabrikausrüstung bestellen. Bei der 32-nm-Generation – die voraussichtlich im Jahr 2009 eingeführt wird – seien jedoch noch grundlegende Weichen zu stellen, verriet Gargini. Er ließ offen, welche der Materialalternativen den Vorzug erhalten könnte.
Auch die Frage, ob nach Jahren teurer Entwicklung die extreme UV-Lithografie zum Einsatz kommt, wollte er nicht beantworten. Diese neue Basistechnologie verspricht große Vorteile, ist allerdings enorm aufwendig und birgt große Risiken. Mit der Erprobung von EUV, mit der 1997 begonnen wurde, liege man im langfristigen Plan von zehn bis zwölf Jahren. "Wichtig ist, dass wir diese Optionen rechtzeitig vorantreiben – falls wir sie denn einmal brauchen", sagte Gargini. (Erich Bonnert) / (pmz)
