ISSCC: IBM-CPU Power5 bringt Leistungsschub

Mit zwei Multithread-Cores auf einem Chip erzielt IBM im Prozessor Power5, der kommenden Server-Plattform aus eigenem Hause, einen unerwarteten Leistungsschub. Schon im derzeitigen Power4 arbeiten zwei CPU-Kerne. Den Nachfolger aber beflügelt das simultane Multithreading-Verfahren, das für wesentliche bessere Nutzung der Ausführungseinheiten sorgt und Speicherverzögerungen maskiert. Prinzipiell konnte man mit einem Leistungsgewinn von insgesamt etwa 20 Prozent durch zwei virtuelle Cores pro Prozessor ausgehen, erklärte IBM-Designer Joachim Clabes.

Mit Hilfe eines verbesserten Memory-Subsystems und größeren Caches schafft der Baustein in vielen Anwendungsfällen fast 40 Prozent mehr als sein Vorgänger, betonten die IBM-Entwickler. Dabei helfen auch eine überarbeitete Switch-Architektur sowie ein von 1,3 auf 1,9 MByte erweiterter L2-Cache. Der L3-Cache wuchs geringfügig von 32 auf 36 MByte und ist auf einem Companion-Modul mit im Vergleich zum Power4 kürzerer Latenz angekoppelt. Ein neuer Memory-Controller ist auf dem Chip integriert -- er mindert die Speicherverzögerungen und baut die SMP-Fähigkeit von 32 auf 64 Prozessoren aus.

Dies alles kostet cirka 24 Prozent mehr an Chipfläche, insgesamt hat der Power5 276 Millionen Transistoren. Im 130 Nanometer-Prozess hergestellt erreicht IBM derzeit Taktraten von 1,5 GHz. (Erich Bonnert) / (jk)