ISSCC: Neues zur Itanium-Familie
Montecito, der für 2005 angekündigte Dual-Prozessor-Kern, soll mehr als doppelt so viel Cache wie sein Vorgänger Madison 2 aufweisen, mithin also mehr als 18 MByte.
Intels Itanium-Entwickler wollen das Gesetz ihres Senior-Chefs Gordon Moore nicht nur erfüllen, sondern übererfüllen. Montecito, der für 2005 angekündigte Dual-Prozessor-Kern, soll mehr als doppelt so viel Cache wie sein Vorgänger Madison 2 aufweisen, mithin also mehr als 18 MByte, das gab Intels General Manager der Enterprise Processor Division, Nimish Modi, auf einer Vorab-Telefonkonferenz zur International Solid-State Cicuits Conference (ISSCC) bekannt. Damit würde Montecito weit mehr als eine Milliarde Transistoren besitzen.
Interessant ist dabei, dass die beiden Prozessorkerne nicht nur ihre eigenen L1- und L2-Caches besitzen, sondern auch eigene L3-Caches -- und alles on-die, ganz anders als das konkurrierende Doppelprozessordesign des IBM-Power4, der einen gemeinsamen L2-Cache von (bislang) 1,5 MByte besitzt und einen externen L3-Cache. Die Entscheidung, keinen gemeinsamen L3-Cache für die beiden Kerne zu nutzen, begründete Modi mit dem "Time to Market"-Argument. Die mit einem gemeinsamen L3-Cache verbundene höhere Komplexität würde eine längere Entwicklungszeit benötigen. Außerdem haben Simulationen gezeigt, dass die getrennten L3-Caches wegen kürzerer Latenzzeiten im Schnitt bessere Performancewerte ergeben. Modi bekräftigte, dass auch Simultaneous Multithreading (SMT), bei Intel Hyper-Threading genannt, in die Itanium-Familie Einzug halten wird, wollte das aber zu Montecito weder bestätigen noch verneinen. Montecito wird wie Madison und McKinley das gleiche Busprotokoll (200 MHz double pumped) fahren, so dass hier längere Upgrade-Pfade vorgezeichnet sind.
Den Madison wird es in drei Cachegrößen (3, 4, 6 MByte) und in drei Geschwindigkeitsstufen bis hinauf zu 1,5 GHz geben. Daneben will Intel auch eine Low-Power-Version (Codename Deerfield) mit kleineren Caches herausgeben. Bei 1,5 GHz soll der Leistungsverbrauch des Madison wie beim Vorläufer McKinley (mit 1 GHz) auch, bei 130 W liegen und auch bei dem fürs nächste Jahr geplanten Madison 2 mit 9 MByte Cache und mehr als 1,5 GHz Takt soll die Leistungsaufnahme nicht über 130 W kommen (bei gleichem 130 nm Herstellungsprozess). Die Mikroarchitektur ändert sich gegenüber dem aktuellen Itanium-2-McKinley nicht (gleiche L1/L2-Caches, gleiche Pipeline, gleiche Funktionseinheiten). Auch die Latenzzeiten und die Bandbreiten auf die L1/L2-Caches sind in Takten ausgedrückt gleich, skalieren daher mit dem Prozessortakt. Nur die Latenzzeit auf den L3-Cache wurde um zwei Takte verlängert. (as)
