Intel verbessert Tri-Gate-Transistor

Auf dem VLSI-Technology-Symposium, die am morgigen Dienstag in Honolulu auf Hawai startet, stellt Intel eine verbesserte Version des für zukünftige Prozesse jenseits der 45 nm geplanten Tri-Gate-Transistors vor. High-k-Dielektrika und Metall-Gates sowie gestrecktes Silizium (strained silicon) kommen zu dem Tri-Gate-Design hinzu, wie es Intel schon vor gut vier Jahren präsentiert hat. Dieses Tri-Gate macht hier seinem Namen "Tor" auch optisch alle Ehre: Denn wie ein Tor umschließt es die Transistor-Elektroden Drain und Source und kann so von drei Seiten aus den Stromfluss steuern. Das verbessert die Wirksamkeit gegenüber den aktuellen planaren CMOS-Designs, bei denen das Gate nur auf einer Seite anliegt.

Zusammen mit den neuen Materialien für die Isolationsschicht zwischen Gate und den Elektroden (High-k-Dielektrikum: zwei Nanometer Hafnium-Dioxid HfO₂) und dem Gate selber – ein nicht spezifiziertes Metall, das per PVD Physical Vapor Deposition) aufgedampft wird – soll der verbesserte Tri-Gate-Transistor gegenüber den planaren Kollegen im aktuellen 65-nm-Prozess etwa 45 Prozent schneller sein beziehungsweise alternativ den Stromverbrauch im abgeschalteten Zustand (off-current) um den Faktor 50 senken. Der Gesamtverbrauch lässt sich bei gleichem Takt um 35 Prozent verringern. Das würde sich lohnen – nur wann Intel auf diese "dreidimensionalen" Transistorstrukturen umschwenken will, ist unklar ... Irgendwann nach dem 45-nm-Prozess, heißt es bislang lediglich. (as)