Microprocessor Forum: Details zur Merced-Architektur

Intel hat auf dem Microprocessor Forum in San Jose einige weitere Details zur Mikroarchitektur des nun Itanium getauften Merced-Prozessors bekannt gegeben. Zu den freigegebenen Information gehören insbesondere die Anzahl der Ausführungseinheiten, Aufbau und Größe der Pipeline sowie die Arbeitsweise des Dekoders und der Sprungvorhersageeinheit.

Itanium hat vier Integer-, vier MMX-, zwei FP- (vier für SSE), und zwei Load/Store-Einheiten, die über einen Dekoder bedient werden, der sechs Instruktionen pro Takt dekodiert. Er versorgt die Einheiten mit bis zu zwölf Operationen (mit SSE sogar 20 Operationen) pro Takt. Die zehnstufige Pipeline ist anders als bei den aktuellen multiskalaren Prozessordesigns "in Order", da für die Parallelisierung von Instruktionen nicht der Prozessor, sondern der Compiler verantwortlich ist (EPIC: Explicite Parallel Instruction Computing). Allgemein wird erwartet, dass Itanium bei seinem vorgesehenem Erscheinungstermin Mitte nächsten Jahres mit etwa 900 MHz debütieren wird.

Ansonsten bleibt Intel bei der bisherigen Salami-Taktik: Andere wichtige Daten, etwa zu den Cache-Größen, zum Bus-Interface und letztlich zur Performance sind weiterhin unbekannt. (Andreas Stiller) (cp)