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Auf dem Microprocessor Forum enthüllte IBM die Feinheiten des "Monster-Prozessors" Power4 und stellte den S/390-Freeway vor.

Auf dem Microprocessor Forum enthüllte IBM die Feinheiten der Mikroarchitektur des "Monster-Prozessors" Power4. Dieser auf dem letztjährigen Forum in den Grundzügen vorgestellte Chip enthält zwei unabhängige 64-bittige Power-Kerne mit eigenen L1-Caches (32 KByte Instruktionen und 64 KByte Daten).

Die beiden Prozessorkerne greifen auf auf einen gemeinsamen L2-Cache zu, der aus drei unabhängigen Cache-Modulen mit jeweils etwa 512 KByte (inklusive Tags) besteht. Jedes Cache-Modul arbeitet 8-fach assoziativ und hat seinen eigenen L2-Controller. Mit einer Bandbreite von über 100 GByte/s gelangen die Daten vom L2- in den L1-Cache. Auch die Controller für externe, 32 MByte große L3-Caches (eDRAM) sind im Power4 bereits integriert.

Vier solcher Doppelprozessoren können in einem Multichip-Modul über den so genannten GX-Bus mit mehr als 4 GByte/s miteinander kommunizieren. Und vier solcher Multi-Chip-Module lassen sich ohne weitere Hardwarezusatz zu einem 32-Wege SMP-System zusammenschalten. Der 64-Bit-Prozessor soll mit Taktraten von deutlich über 1 GHz im zweiten Halbjahr 2001 auf dem Markt erscheinen.

Auch IBMs Mainframe-Line S/390 wird jetzt 64-bittig. Der S/390-Freeway löst den 32-bittigen G6 ab. Der aus 47 Millionen Transistoren bestehende Freeway besitzt die bei weitem größten L1-Caches: Zweimal 256 KByte für Instruktionen und Daten. Ein L2-Cache befindet sich nicht onboard, dafür aber eine spezielle Compression/Translator-Unit. IBM hat Freeway für den Multiprozessorbetrieb optimiert und will bis zu 20 Prozessoren auf ein Multi-Chip-Modul packen. (as [1]/c't)/ (jow [2])

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[1] mailto:as@ct.heise.de
[2] mailto:jow@ct.de

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