Neue Verfahren für kleinere Halbleiterstrukturen
Infineon und Samsung stellen neue Verfahren für kleinere Halbleiterstrukturen vor: Infineon testete 40-Nanometer-Leiterbahnen, Samsung kündigt einen 90-nm-Fertigungsprozess an.
Infineon und Samsung stellen neue Verfahren für kleinere Halbleiterstrukturen vor. Infineon-Entwickler haben Labormuster von nur 40 Nanometer breiten Leiterbahnen erfolgreich getestet, Samsung kündigt einen Fertigungsprozess für Logikschaltungen mit 90-Nanometer-Strukturen an.
Infineon sieht mit dem Test der 40-nm-Metallleiter den Beweis erbracht, dass die auf der Halbleiter-Lithografie-Roadmap der ITRS bis zum Jahre 2010 vorgesehene Strukturverkleinerung auf 40 nm (0,04 µm) schon heute machbar ist. Weil aber aktuelle Lithografietechniken die Herstellung derart dünner Metallstreifen noch nicht ermöglichen, nutzten die Ingenieure den Umweg über die "Spacer"-Technik: Zunächst entstehen die heute machbaren 100-nm-Strukturen, die anschließend mit chemischen Verfahren noch weiter verengt werden.
Bei den Untersuchungen an den so entstandenen 40-nm-Metallstreifen geht es um deren Wärme- und Stromleitfähigkeit, aber auch um die Widerstandsfähigkeit gegen Elektromigration. Dieser Effekt tritt bei hohen Stromdichten und Temperaturen in elektrischen Leitern auf: An Stellen hoher elektrischer Belastung "wäscht" der Stromfluss Moleküle aus, was dort nach einiger Zeit zu einer Unterbrechung des Leiters führt. Die abtransportierten Bestandteile können sich an anderer Stelle anlagern und nach und nach einen Kurzschluss mit benachbarten Leiterbahnen hervorrufen.
Bei den Versuchen belasteten die Forscher den Leiter mit Stromdichten von bis zu 100 Millionen Ampere pro Quadratzentimeter. Die Experimente ergaben, dass die 40-nm-Strukturen unter den normalen erwarteten Betriebsbedingungen rund 100 Jahre halten werden.
Weniger weit in der Ferne als die von Infineon getestete Technik liegt das Samsung-Fertigungsverfahren für 90-nm-Strukturen. Sowohl AMD als auch Intel wollen im nächsten Jahr Prozessoren mit 0,09-µm-Technik ausliefern, Intel hat schon erste Musterchips hergestellt.
Samsung kündigt einen etwas anderen 90-nm-Prozess an, der sich vor allem hoch integrierte für System-on-a-Chip-Produkte (SOC) eigne. Eine damit hergestellte SRAM-Zelle soll laut Hersteller eine Fläche von 1,25 µm2 einnehmen; Intel hatte ein um 20 Prozent kleineres Maß versprochen.
Samsung will, der ITRS-Roadmap folgend, im Jahre 2004 die Serienfertigung im neuen Prozess aufnehmen, als erste Produkte sind Prozessoren für Handys geplant. Zuvor sollen noch einige Varianten für spezielle Anforderungen wie Mixed-Signal- und Hochfrequenzfunktionen eingeführt werden. Zu den Merkmalen des neuen Verfahrens gehören ferner Low-K-Dielektrika, die spezielle "Damascene"-Technik zur Kupfermetallisierung, eine Gate-Oxid-Schichtdicke von 1,6 nm und eine effektive Transistor-Gatelänge von 70 nm. (ciw)
