Intel gibt weitere Details zur 65-nm-Technologie bekannt

Den ersten 300-mm-Wafer mit SRAMs, gefertigt im 65-nm-Prozess, durfte Intel designierter Chef Paul Otellini schon auf dem letzten Developer Forum im Frühjahr hochhalten -- erst jetzt ließ Intel ein paar weitere Details zu dem fürs nächste Jahr geplanten Herstellungsprozess folgen. Der neue Prozess unterscheidet sich abgesehen von seinen kleineren Strukturen nicht wesentlich von dem aktuellen 90-nm-Prozess, aber überall wurde noch ein bisschen "gestreckt" und "geschraubt".

So konnte Intel die Methode weiter verbessern, das Silizium zu strecken (strained silicon), was eine um 10 bis 15 Prozent höhere Beweglichkeit der Ladungsträger und mithin höhere Performance gegenüber dem Vorgängerprozess ermöglicht, ohne dass dabei die gefürchteten Leckströme zunehmen. Damit lassen sich bis zu 40 Prozent höhere Schaltfrequenzen erreichen, alternativ kann man aber auch bei gleicher Performance die Leckströme deutlich reduzieren. Zusammen mit anderen Verbesserungen etwa beim Isolatormaterial zwischen den Metallschichten (low-k-Dielektrika) und den von 50 auf 35 nm verkleinerten Gates der Transistoren konnte Intel die Leckverluste bei gleicher Performance auf ein Viertel reduzieren. Die Dicke der Isolierschicht zwischen dem Transistor-Gatter (Gate) und den Elektroden für die Quelle (Source) und Senke (Drain) wurde dabei bei 1,2 nm Siliziumdioxid belassen, um sich hier nicht größere Leckströme einzuhandeln. Hier sind in der Szene bessere High-k-Isolierschichten (etwa Zirkonium-Dioxid) in der Diskussion, auf deren Einsatz Intel aber bislang noch verzichtet hat, genauso wie auf das Silicon on Insulator (SOI), wie es die Konkurrenz, etwa IBM und AMD schon jetzt bei 130 und 90 nm verwendet. Das wäre auch für 65 nm noch nicht nötig, so Intels Direktor für Prozessarchitektur und -integration Mark Bohr, aber für später plant Intel so genannte Tri-Gate-Transistoren, die mit SOI-ähnlicher Technik arbeiten.

Als weitere Möglichkeit, Leckströme zu verringern, kommen Verbesserungen im Schaltungsdesign hinzu, etwa die so genannten Schlaf-Transistoren (Sleep Transistors), die unbenutzte Speicherbereiche oder Funktionsblöcke komplett abschalten. Laut Intel sollen sie sogar ohne zusätzliche Verzögerungszeiten (Latenzzeit) die benötigten Bereiche rechtzeitig wieder aufwecken. Sleep-Transistoren wären zwar auch mit gröberen Strukturen mit 90 oder mehr Nanometer möglich, man hat aber mit Hinblick auf den zusätzlichen Platzbedarf bislang davon abgesehen. Im 65-nm-Prozess passen jedoch auf die gleiche Fläche nun nahezu doppelt so viele Transistoren wie bei 90 nm, so dass hier genügend Spielraum für solche Designs vorhanden ist. So belegt eine SRAM-Zelle aus 6 Transistoren nur noch 0,57 µm² statt 1 µm² wie bei 90 nm.

Um die mit den verkleinerten Strukturen mögliche Anzahl von eine Milliarden Transistoren und mehr auf einem Chip vernünftig miteinander verbinden (routen) zu können, fügte Intel in den P1264 genannten Prozess eine weitere Kupferschicht oben hinzu, was die Gesamtzahl auf nun acht Metal Layer erhöht. Bei der optischen Lithografie bleibt es bei den Argon-Fluorid-Excimer-Laserquellen mit 193 nm. Dank spezieller Tricks lassen sich damit auch die viel kleineren Strukturen auf den Chips abbilden. Für 65 nm sind nun allerdings aufwendige und äußerst teure alternating Phase Shift Masks (altPSM) nötig, die mit Interferenzen von gegenphasigen Strahlen feinere Abbildungen zulassen.

Gleich in drei Werken (in Oregon, Arizona und Irland) will Intel im nächsten Jahr die Produktion mit 65 nm aufnehmen. Die Firma liegt damit offenbar so gut im Zeitplan, dass in diesem Lichte betrachtet manche Entscheidung in jüngerer Vergangenheit eine andere Farbe bekommt, etwa der Abgesang der ursprünglich geplanten Pentium-4-Nachfolger Tejas und Jawhawk. Verzögerungen und zu hoher Stromverbrauch im 90-nm-Prozess hier und vielversprechender Verlauf bei 65 nm dort hat das Zeitfenster für weitere 90-nm-Chips vielleicht zu klein geraten lassen, sodass Intel auf Übergangslösungen lieber verzichten und gleich mit 65-nm-Lösungen auftrumpfen will. (as)