Rambus zielt auf RAM-Datentransferraten von 1 Terabyte pro Sekunde
Im Rahmen ihrer "Terabyte Bandwidth Initiative" will die kalifornische Firma bis etwa 2011 ein 32-fach-Signalübertragungsverfahren und die zugehörige Schaltungstechnik marktreif machen.
Nach Einschätzung der Firma Rambus soll bis etwa 2011 eine Speicherchip- und Signalübertragungstechnik marktreif werden, die Datentransferraten von bis zu 1 TByte/s liefert. Im Rahmen dieser Terabyte Bandwidth Initiative wollen die Rambus-Entwickler mehrere technische Innovationen kombinieren. So soll der neue Speichertyp 32 Datentransfers pro Taktzyklus zwischen DRAM-Chip und Speichercontroller übertragen. Dabei will Rambus ein differenzielles Signalisierungsverfahren sowohl auf den Daten- als auch auf den Befehls- und Adresssignalleitungen nutzen (Full Differential Memory Architecture, FDMA). Die diffenzielle Übertragungstechnik für die Befehlssignale (Command) und die Adresssignale nennt Rambus FlexLink C/A.
Auf dem Rambus Developer Forum in Tokio will Rambus einige Aspekte der neuen Verfahren an Prototypen demonstrieren, etwa eine Datentransfergeschwindigkeit von 16 GBit/s pro Signalleitung. Ein Chip mit 16 Datenanschlüssen könnte damit bereits 32 GByte/s liefern; zum Vergleich: Die Mitte 2008 erwarteten GDDR5-Bauelemente für Grafikchips sollen bei 2,5 GHz Taktfrequenz über ihre 32 Datensignalanschlüsse 20 GByte/s an Daten liefern.
Die Firma Rambus selbst fertigt oder vertreibt keine Halbleiterbauelemente, sondern entwickelt und patentiert die dafür nötigen technischen Verfahren; zudem implementiert und validiert sie diese Verfahren unter anderem bei Auftragsfertigern. Entwickler von Halbleiterchips können dann bei Rambus Nutzungsrechte an diesem geistigen Eigentum (Intellectual Property, IP) erwerben und die fertigen technischen Lösungen als Funktionsblöcke (IP Cores) in ihre Produkte integrieren. Außer für die eigene XDR- und Direct-Rambus-Speichertechnik (RDRAM) und das beispielsweise mit HyperTransport und RapidI/O konkurierende FlexIO-System liefert Rambus auch IP Cores für Standardtechniken wie DDR2-SDRAM (etwa Speichercontroller) oder PCI Express (2.0).
Nach eigenen Angaben stellt Rambus mit "4.8GHz XDR DRAM" schon jetzt den weltweit schnellsten Speichertyp bereit; dabei handelt es sich um eine Technik, die bei einer Basistaktfrequenz von 600 MHz dank Octal Data Rate (ODR) ein theoretisches Maximum von 4,8 GBit/s pro Datenpin erreicht; einzelne 4,8-GHz-XDR-DRAMs mit 16 Datensignalleitungen (x16-Chips) liefern also mit 9,6 GByte/s mehr als ein komplettes PC-Hauptspeicher-DIMM der Geschwindigkeitsklasse PC2-8500 (DDR2-1066) mit 64 Datensignalleitungen.
Die mittlerweile in Massenstückzahlen gefertigten x32-GDDR4-Speicherchips erreichen bei 1,2 GHz Taktfrequenz allerdings ebenfalls genau 9,6 GByte/s (4 Byte pro Transfer bei 2,4 Milliarden Transfers pro Sekunde). Im praktischen Einsatz findet sich außerdem vorwiegend erst "3.2GHz"-XDR-Speicher, nämlich in Verbindung mit Cell-Prozessoren, also etwa in der Playstation 3. Ein x16-XDR liefert bei 400 MHz ODR 6,4 GByte/s, die beiden 32-Bit-XDR-Kanäle des aktuellen Cell kommen insgesamt auf 25,6 GByte/s.
Laut ihrer Webseite liefert die Firma Samsung XDR-Chips zurzeit maximal mit 500 MHz ODR (4.0GHz XDR DRAM), die "4,8-GHz"-Versionen werden offenbar noch nicht in Großserie produziert. Auch bei Elpida erreichen die XDRs bisher maximal 500 MHz, der 600-MHz-Chip ist noch "under development"; die Qimonda-Webseite verrät noch nichts Konkretes über die geplanten XDR-Chips. Vom XDR2-Speicher, der ursprünglich bereits in diesem Jahr hätte erscheinen sollen, ist bisher noch nichts zu sehen. XDR2 soll die Datentransferleistung im Vergleich zu XDR ungefähr verdoppeln, Rambus peilt nach eigenen Angaben Datentransferraten von 8 GBit/s pro Pin und mehr an. Die Firma Intel prüft unterdessen, ob XDR-Speicher für den Einsatz in künftigen Produkten interessant ist.
In einer Roadmap für ihre Cell-Blades (PDF-Dokument hier) kündigt die Firma IBM unterdessen für das erste Halbjahr 2010 das BladeCenter QS2Z an, in dem nicht nur der erste Teraflop-Cell mit zwei PowerPC-Kernen und 32 Synergistic Processing Elements (SPE) stecken soll, sondern auch eine nicht näher erläuterte "Next-generation Memory Technology". Allerdings will IBM beim QS22 Accelerator Blade, das in hybriden HPC-Systemen (per PCI Express) mit LS21-Opteron-Blades kooperieren soll, zwei Cell eDP einsetzen, die statt XDR-DRAM jeweils 4 GByte DDR2-SDRAM ansteuern (Direct Attach DIMM Channels) – und so ebenfalls 25,6 GByte Datentransferrate pro Cell eDP erreichen sollen; demnach dürfte jeder Cell vier PC2-6400/DDR2-800-Speicherkanäle anbinden. (ciw)
