Auf zu 65 Nanometer -- und noch kleineren Chip-Strukturen

Die Chip-Elite berichtet auf dem VLSI-Symposium in Kyoto von großen Fortschritten im Nanokosmos von 65 nm und darunter. Ob Intel, AMD Samsung, NEC, Toshiba, Motorola, Philips, Texas Instruments, IBM oder Infineon -- alle Halbleiterfirmen sind bei dem Treffen dabei, um von ihren Erfolgen in der Nano-Chip-Technologie zu berichten. Das Symposium über VLSI-Technologie geht am heutigen Donnerstag zu Ende, am Freitag schließt sich der zweite Teil über konkrete VLSI-Schaltungen an, etwa Clock-Generatoren, Datenkonverter oder drahtlose Übertrager. Intel hat etwa passend für 802.11a einen 5-GHz-Oszillator im Programm oder 10-GHz-Synthesizer.

Eines der meistgehörten Begriffe auf dem Symposium ist die so genannte Gate-Länge. Dies ist eine der wichtigsten Kenngrößen von Transistoren, ist sie doch reziprok zur erzielbaren Maximalfrequenz. Intel führte aus, dass der im letzten Herbst auf dem Intel Developer Forum vorgestellte Trigate-Transistor inzwischen bereits die Forschungs-Phase verlassen habe und sich in der konkreten Entwicklung befinde. In den Labs hätten die Transistoren derzeit eine Gate-Länge von nur 30 Nanometern, zur geplanten Produktionsreife im Jahr 2007 erhofft Intel die Gate-Länge noch auf 20 nm herunter zu bekommen.

Konkurrierend zu Intels Dreifachgattern setzen IBM und AMD auf so genannte FinFETs mit zwei Gates. Aber auch bei den klassischen Single-Gate-Transistoren sind noch viele Verbesserungen möglich. IBM zeigte, wie sich vertikale Transistoren für DRAMs auf 70 nm und darunter herabskalieren lassen. Und die AMD-Entwickler berichteten über ihre Erfolge mit den auf dem IEDM 2002 vorgestellten Nickel-Gates: zusammen mit "Fully depleted SOI" konnten sie damit die Performance der Prototypen um 30 Prozent steigern. Nickel als Gate-Material erhöht laut AMD die Leitfähigkeit des Gates und erlaubt ohne Performanceverlust dickere Gates und Isolationsschichten (Gate-oxids). Das verringert die gefürchteten Leckströme.

Auch Experimente mit "Strained Silicon", so verriet Entwicklungsleiter Sander, verlaufen sehr erfolgreich, gut 20 bis 25 Prozent mehr Performance kann man damit erzielen. Hier zeigt offenbar die Zusammenarbeit mit IBM Früchte, denn IBM hatte als erste Firma Strained-Silicon-Technik vor etwa zwei Jahren eingeführt. In die Produktion von Prozessoren mit gestrecktem Silizium wird allerdings Intel vorangehen, und zwar bei den fürs zweite Halbjahr 2003 vorgesehenen Prescott- und Dothan-Prozessoren, die im neuen 90-nm-Prozess gefertigt werden. IBM hatte zur Silizium-Streckung eine Germanium-Schicht untergelegt, Intel will das ohne zusätzliche Schicht gelöst haben -- aber wie, weiß derzeit außer Intel noch niemand. Samsung ist mit einer Flut von Beiträgen auf dem Symposium vertreten, etwa zu neuen "Recess-Channel-Transistoren (RCAT) für dynamische Speicher, die mit Gate-Längen von 75 nm für Samsungs aktuellen 88-Nanometer-Prozess ausgelegt sind. Zum Thema Speicher haben auch die meisten anderen Halbleiterhersteller weitere Schrumpfungsprozesse und Neuerungen zu vermelden, herausragend vielleicht die schon vorab gemeldeten MRAMs von IBM und Infineon.

Wie die Lithografie mit 65 nm (und 30 nm Gate-Längen) aussehen soll, berichten etwa NEC und Toshiba auf der Basis von ArF-Lasern, die mit Licht von 193 nm arbeiten. Intel hatte unlängst angekündigt, auf den ursprünglich geplanten Übergang auf 157-nm-Laser zu verzichten und gleich auf die kommende EUV-Lithografie zu setzen. Doch dazu sind noch eine Vielzahl von zum Teil erheblichen Problemen zu lösen -- wie c't in einem, ausführlichen Report zum aktuellen Stand der EUV-Lithografie in der kommenden Ausgabe 13/2003 (ab Montag, den 16. Juni, im Handel) berichtet. (as)