IDF: Das soll der nächste Pentium 4 können (Update)

Größere Caches, besseres Hyper-Threading, neue Befehle und die LaGrande-Technik -- das sind die wichtigsten Features der nächsten Pentium-4-Generation von Intel mit Codenamen Prescott. Eine 5-GHz-Demo, wie es schon voreilig auf mancher Website zu lesen ist, hat Desktop-Manager Louis Burns allerdings nicht geboten. Die "Demo-Götter" waren ihm ohnehin nicht wohl gesonnen: Das erwartete XP-Assistentenfenster, das nach dem Einschieben einer Flashcard in das Prescott-Demo-System eigentlich aufpoppen sollte, ließ sich etwa eine Viertelstunde Zeit. Ansonsten gaben weniger er, sondern Justin Rattner und Joseph Schutz im anschließenden IA32-Track ein paar Details zum Prescott bekannt.

Wie bereits in die Öffentlichkeit drang, will Intel den zum Weihnachtsgeschäft erwarteten Prescott in dem 90-nm-Prozess P1262 mit Strained-Silicon-Technik und neun Kupferlagen bauen. Die Rechenleistung der CPU soll nicht nur durch höhere Taktfrequenzen steigen, sondern auch durch Verbesserungen wie doppelt so große Datenpuffer (16 KByte L1-, 1 MByte L2-Cache, der aktuelle Northwood hat 8 und 512 KByte). Auch das Hyper-Threading wird überarbeitet -- mehr als zwei logische Prozessoren auf einem Die werden aber nicht erwartet. Außerdem soll Prescott eine verbesserte Sprungvorhersage, größere Schreibpuffer, eine kürzere Latenzzeit bei IMUL-Operationen und 13 neue Befehle mitbringen. Der Processor System Bus (so nennt Intel mittlerweile den Host- oder Front-Side-Bus) wird mit 200 MHz laufen und vier Datenwörter pro Taktschritt übertragen (Quad-pumped), das nennt Intel PSB800. Bis Ende des Jahres soll DDR400-Speicher etabliert sein, optimal wird der Prescott also auf Chipsätzen mit zwei PC3200-Speicherkanälen arbeiten. Der Workstation-Chipsatz Canterwood soll mit einer Technik namens PAT den Speicher besonders schnell ansprechen. Lustigerweise fängt jetzt auch Intel mit Overclocking an. Mit einem speziellen Tool kann der OEM ein geschütztes Overclocking (von ein paar Prozent) des Chipsatzes einstellen, wobei das Thermomanagement aufpasst, dass der Prozessor nicht überhitzt.

Ein verbessertes Energie-Management soll den Leistungsdurst des Prozessors in beherrschbaren Grenzen halten, allerdings braucht der Chip wiederum überarbeitete Spannungsregler (Spezifikation VRM 10.0). Laut Intel liefern nur noch Kernspannungsregler mit drei oder vier Schalttransistoren genügend Strom. Auch die Kühlung dieser Regler muss genau durchdacht sein.

Die 13 neuen Prescott-Instruktionen umfassen einen neuen Befehl zum Konvertieren von FP zu Integer (FISTDP), fünf Befehle für komplexe Arithmetik, einen für Videoencoding, vier SIMD-Befehle zum besseren Umgang mit Array of Structures (AOS) und zwei Befehle (MONITOR, MWAIT) zur besseren Thread-Kommunikation.

Detaillierte Informationen zu LaGrande wollte Intel noch nicht herausrücken, Rattner und Schutz taten so, als hörten sie Begriffe wie Trusted Mode, Curtained Memory und Palladium das erste Mal. LaGrande soll allerdings nicht in allen Prescott-Versionen aktiv sein, sondern je nach Bedarf -- wie bei der der berüchtigten Seriennummer -- für verschiedene Märkte abgeschaltet sein. Die LaGrande-Technik soll den Aufbau von TCPA-kompatiblen Personal Computern ermöglichen. Details der komplizierten kryptographischen Technik hatte Intel schon im letzten Herbst erläutert. Die Ziele der TCPA werden von vielen Anwendern kritisch beurteilt; Intel betont allerdings, dass man zunächst ausschließlich auf Business-Anwendungen ziele und die ganze Technik ohnehin noch in den Kinderschuhen stecke. Bisher ist nur klar, dass LaGrande nur in Verbindung mit einem entsprechend ausgestatteten Mainboard (mit Trusted Platform Module TPM und Spezial-BIOS) TCPA-konform sein wird.

Burns erwähnte auch schon mal den Codenamen des Folge-Prozessors Tejas, mehr allerdings nicht. Wie bereits berichtet, soll Tejas noch in 90 nm gefertigt werden, mit FSB1066 aufwarten und auf 9,2 GHz hochgeschraubt werden. Ihm folgt im 65-nm-Prozess dann Nehalem mit über 10 GHz. Bis zum Jahr 2010 will Intel den Prozessortakt auf 15 bis 20 GHz schrauben. Neben dem symmetrischen Hyperthreading ist auch asymmetrisches Hyperthreading geplant, etwa in Gestalt des spekulativen Precomputings, wo so genannte Helper-Threads der eigentlichen Anwendung voranlaufen und spekulativ schon mal vermutlich benötigte Daten in den Cache laden. (as/ct) / (ciw)