Neue Spezifikation für DDR333-Speicherchips
Die JEDEC Solid State Association hat endlich die überarbeitete zweite Fassung der Norm JESD79 veröffentlicht, die jetzt auch DDR333-Bausteine beschreibt.
Die Solid State Association der JEDEC hat endlich die überarbeitete zweite Fassung der Norm JESD79 veröffentlicht, die jetzt auch DDR333-Bausteine beschreibt.
Der neue Standard listet die Zeitparameter für "DDR333B"-Chips mit 166 MHz Taktfrequenz und einer CAS Lateny CL von 2,5 Takten (15 ns) sowie einem RAS-to-CAS-Delay tRCD und einer RAS Precharge Time tRP von jeweils 18 ns, also 3 Takten Dauer. Diese Chips mit 25-3-3-Timing eignen sich für PC2700-DIMMs, deren Modulspezifikation auf dem JEDEC-Server aber immer noch nicht zu finden ist. Deshalb ist es für kleine Firmen, Anwender und Hardware-Tester nach wie vor sehr schwierig, die Kompatibilität und Spezifikationstreue von PC2700-Speicherriegeln zu bewerten. Das gilt natürlich erst recht für PC3200-DIMMs aus DDR400-Chips, die dennoch von Firmen wie Micron, Kingston und Samsung bereits ausgeliefert oder bemustert werden.
Auch um PC2100-Module aus DDR266-SDRAMs mit 20-2-2-Timing kümmert sich die JESD79R2 nicht, dafür hat aber Intel eine Spezifikation veröffentlicht, die mittlerweile in einer "Revision 1.0 Draft A" vorliegt. Die JESD79R2 beschreibt also nur DDR333B (25-3-3), DDR266A (20-3-3), DDR266B (25-3-3), DDR200 (20-2-2), DDR200B (20-2-2 mit langsamerer tRRD und tWR) sowie DDR200 mit optionaler CL von 1,5 Takten.
Angesichts der verwirrenden Vielfalt an Zeitparametern und der fehlenden Veröffentlichung von Standards für komplette PC2700- und PC3200-Module sind die häufig beklagten Inkompatibilitäten von Mainboards mit diesen Speichermodulen nicht weiter verwunderlich. Die Kunden sind dabei die Leidtragenden und sollten im Zweifelsfalle nur Module kaufen, die der Mainboard-Hersteller für sein konkretes Produkt freigibt.
Noch komplizierter wird es, wenn man sich die zahlreichen weiteren Änderungen der neuen Norm im Detail ansieht. Einige Spannungs-, Zeit- und Kapazitätsparameter wurden auch für die bereits in JESD79R1 definierten Speicherchips enger gefasst -- die Vermutung liegt nahe, dass das Gremium damit den Spielraum für die Auslegung der Chipsätze und Mainboards erweitern will. Besonders für den störungsfreien Betrieb mehrerer Speicherriegel auf einem Board ist die penible Einhaltung aller Toleranzen wichtig.
Außer diesen Parametern sind aber noch zahlreiche weitere Änderungen im Vergleich zur Ausgabe R1 der Norm eingeflossen. So hat das Normungsgremium der Halbleiterindustrie in die JESD79R2 Spezifikationen für Chips mit 1 GBit Kapazität (früher maximal 512 MBit) aufgenommen und beschreibt jetzt auch Eigenschaften von BGA-Gehäusen (Ball Grid Array, in JESD79R1 nur TSOP2), die nicht nur kleiner sind und so den Bau flacherer Speicherriegel für 1-HE-Server erleichtern, sondern auch niedrigere parasitäre Kapazitäts- und Induktivitätswerte der Anschlüsse mitbringen. Das ermöglicht es, mehr Speicherchips auf einem Mainboard zu betreiben -- ebenfalls besonders wichtig für Server.
Bei den 1-GBit-Chips lässt die Norm für einige Zeitparameter deutlich höhere Werte zu; das ist notwendig, weil die nackten Silizium-Dice dieser Speicherchips auch bei Fertigung in modernsten 0,13-µm-Prozessen größer ausfallen und daher die Signallaufzeiten länger sind als bei Chips kleinerer Kapazität. Erste 1-GBit-Chips werden im kommenden Jahr erwartet, nachdem zurzeit erst die Produktion von 512-MBit-Bausteinen in Schwung kommt. Stacked DIMMs aus 1-GBit-Chips erreichen Kapazitäten von 4 GByte pro Modul; aktuelle Dual-Prozessor-Serverchipsätze, etwa für den Intel Xeon, sind für bis zu acht Stacked DIMMs aus je 36 512-MBit-Chips, also 2-GByte-Module mit ECC ausgelegt.
Die neue Norm ist als PDF-Datei (733,5 KByte) zu bekommen, der Download ist unter Umständen aber erst nach (kostenloser) Registrierung möglich. (ciw)
