Ein paar technische Details zu DDR4-SDRAM
Das Industriegremium JEDEC hat einige Neuheiten der für 2012 geplanten DDR4-Spezifikation verkündet. Für zuverlässige Datenübertragung bei immer höheren Frequenzen beherrschen DDR4-SDRAMs neue Tricks.
Dass der designierte Nachfolger des aktuellen DDR3-SDRAM DDR4 heißt, steht nun schon länger fest – und einige Firmen haben sogar schon Prototypen von DDR4-Speicherchips produziert. Doch wann die ersten PC- oder Server-Prozessoren mit DDR4-Speicher-Controller auf den Markt kommen werden, ist unklar. Nun verspricht das Industriegremium Joint Electron Devices Engineering Council (JEDEC), dass die Spezifikation Mitte 2012 veröffentlicht werden soll. Gleichzeitig verrät die JEDEC-Arbeitsgruppe JC-42.3 ein paar weitere technische Details, auf die sich die Branche schon einigen konnte.
Nach wie vor soll DDR4 mit 800 MHz als DDR4-1600 starten. Zunächst ist als Maximum 1,6 GHz Taktfrequenz angedacht, also DDR4-3200. Genau wie es bei DDR3 der Fall war, könnte das JEDEC aber Spezifikationen für höhere Taktfrequenzen oder niedrigere Betriebsspannungen später nachschieben.
Der Trick, mit dem die Double-Data-Rate-(DDR-)Technik die externe Geschwindigkeit der SDRAM-Chips beschleunigt, obwohl sich die einzelnen Speicherzellen jeweils kaum schneller beschreiben oder lesen lassen, heißt Prefetching: Bei der ersten DDR-SDRAM-Generation erfolgte bei jeder Adressierung ein paralleler Zugriff auf zwei interne Speicherfelder (Banks), bei DDR2 auf vier Banks und bei DDR3 eben auf acht. DDR4 verwendet weiterhin ein achtfaches Prefetching, aber mit zwei oder vier "Bank Groups". Jede davon soll unabhängig eine der Operationen Activation, Read, Write oder Refresh ausführen können, was die Effizienz und die Datentransferrate steigern soll.
Für zuverlässige Datenübertragung bei immer höheren Frequenzen beherrschen DDR4-SDRAMs neue Tricks wie Dynamic Bus Inversion (DBI): Damit kann der Speicher-Controller vorschreiben, dass das aktuelle Bitmuster auf dem Datenbus – jeder Chip hat ja 4, 8 oder 16 Datensignalleitungen – zu invertieren ist. Damit lässt sich die Leistungsaufnahme und die Signalqualität verbessern. Auch die Terminierung der Signalleitungen wurde verändert (On-Die Termination, ODT).
Zusätzliche Prüffunktionen sollen die Zuverlässigkeit verbessern, etwa CA Parity für die Command- und Adressleitungen; ähnliches unterstützen bereits manche Registered DIMMs. Auf dem Datenbus soll eine CRC-Bitfehlerprüfung möglich werden, was laut JEDEC besonders beim Schreiben von Daten oder nicht per ECC geschützem Hauptspeicher sinnvoll ist. Zu diesen Punkten kommen noch zahlreiche weitere Änderungen im Vergleich zu DDR3-SDRAM. (ciw)
