Intel plant angeblich Prozessoren mit eingebautem Grafikspeicher
Von den 2013 erwarteten Haswell-CPUs sollen Versionen mit besonders schneller GPU kommen, die einen DRAM-Chip huckepack tragen: Ein solches Die-Stack ermöglicht enorme Datentransferraten.
Die Leistungsfähigkeit von Onboard-Grafik, heute meist direkt in der CPU integriert, ist vergleichsweise gering. Drei wesentliche Faktoren schränken den Grafikprozessor alias GPU ein: Er darf aus Kostengründen nur einen gewissen Teil der gesamten Chip-Fläche belegen, hat also weniger Transistoren als die GPU auf einer Grafikkarte. Außerdem ist sein Stromdurst gedeckelt und er muss sich den Hauptspeicher mit den CPU-Kernen und dem PCI Express Root Complex teilen.
Moderne Prozessoren enthalten CPU- und GPU-Kerne, PCIe-Anbindung und Speicher-Controller. Letzterer steuert oft zwei je 8 Byte breite DDR3-SDRAM-Kanäle mit bis zu 800 MHz (DDR3-1600) an. Daraus ergibt sich eine Datentransferrate von knapp 26 GByte/s. High-End-Grafikchips mit beispielsweise 256 Datensignalleitungen (32 Byte) zu GDDR5-SDRAM mit 2,5 GHz Read-/Write-Clock können Daten aber mit bis zu 160 GByte/s schreiben oder lesen. Durch diese Reserven an "Speicherbandbreite" laufen einige 3D-Berechnungen viel schneller ab.
Um Grafikspeicher mit extrem vielen Signalleitungen an eine GPU anzubinden, hat die Industrievereinigung JEDEC das sogenannte Wide-I/O-Memory spezifiziert. Dabei sind die Kontaktflächen auf dem DRAM-Die so positioniert, dass sich der Speicherchip direkt auf dem GPU-Die platzieren lässt. Das Verfahren hat aber einige Haken. Einerseits muss der Grafikchip – oder eben der Chip, der unter anderem die GPU enthält – seine Wärme nun durch den aufliegenden Speicherchip hindurch abführen. Andererseits lässt sich der Grafikspeicher nicht flexibel erweitern; es wären bisher wenig erprobte Verfahren wie Through-Silicon Vias (TSV) nötig, um etwa auf das erste DRAM-Die noch weitere packen zu können. Das Kühlungsproblem lässt sich etwas entschärfen, indem man das DRAM-Die durch Abschleifen dünner macht – prinzipiell ist es möglich, Die-Stacks mit 16 Lagen auf 1,4 Millimetern Bauhöhe unterzubringen. Auch der Hybrid Memory Cube (HMC) von Micron und Intel ist als 3D-Stack ausgeführt.
Nach einer Untersuchung von Chipworks setzt Sony das Wide-I/O-Konzept bereits beim ARM-SoC CXD5315GG für die Playstation Vita ein. Angeblich plant nun Intel erstmals Die-Stacks für x86-Prozessoren, nämlich für die Haswell-CPUs der Variante GT3 mit besonders leistungsfähiger GPU. Nach Informationen von Charlie Demerjian von SemiAccurate.com lautet der Codename für den Die-Stack Crystalwell. Schon vor geraumer Zeit war bereits darüber spekuliert worden, dass Intel den Einsatz von Die-Stacking in der Großserienfertigung plane.
Die Kombination von CPU und RAM birgt technische Risiken und macht den CPU-Hersteller von einem weiteren Zulieferer abhängig – das DRAM-Die muss in hoher Qualität und sehr präziser Ausführung auch bei rasch wachsender Nachfrage zuverlässig verfügbar sein. Bei ARM-SoCs gängiger ist daher bislang eine Package-on-Package-(PoP-)Bauweise, bei der SoC und DRAM in jeweils eigenen, möglichst standardisierten Gehäusen stecken – so sind die Anforderungen an die Fügetechnik geringer und der Zulieferer lässt sich leicher wechseln. Doch die hohe Zahl an Kontakten ist per PoP kaum möglich, bei Wide-I/O geht es um bis zu 512 Datensignalleitungen. Ein 4-Gigabit-Chip (512 MByte) könnte darüber schon bei sparsamer Taktfrequenz von 1 GHz per DDR 128 GByte an Daten pro Sekunde liefern. (ciw)
