Pentium 4 unterm Hammer
AMD machte auf dem Microprocessor Forum Dampf und nahm mit dem 64-Bit-Prozessor unter dem Codenamen Hammer Intels Pentium 4 und den Itanium ins Visier.
Am Tag vor der mit Spannung erwarteten Verkündung der Quartalsergebnisse haute AMD mit dem Vorschlaghammer noch mal kräftig auf den Tisch des Microprocessor Forum: AMDs 64-Bitter (Codename Hammer) soll beim wohl wichtigsten Integer-Benchmark SPECint2000 alle bisherigen Spitzenreiter mindestens um den Faktor zwei übertreffen, mithin über 1.400 SPECint2000 liefern. Diesen Wert erreicht laut AMDs Vizepräsident Fred Weber die größere Hammer-Ausführung mit 1 MByte L2-Cache bei einer Taktfrequenz von 2 GHz. Weber hatte dabei den Pentium 4 mit 2 GHz im Visier und kannte die von IBM angegebenen Zahlen für den Power4 mit 1,3 GHz Takt noch nicht, der beim SPECint den Pentium 4 um 23 Prozent übertrifft.
Daneben enthüllte Weber viele Einzelheiten der nächsten Prozessorgeneration. Die Hammer-Prozessoren werden sowohl einen Speichercontroller für ein (64 Bit) oder zwei Kanäle (128 Bit) DDR-RAM PC1600 bis PC2700, drei Hypertransport-Interfaces und vor allem auch einen Crossbar-Switch integriert haben. Dieser Crossbar (XBAR) beeindruckt durch seine Datenraten von insgesamt bis zu 32 GByte/s; das ist mehr als das Fünffache der lokalen maximalen Speicherbandbreite von 5,33 GByte/s. Bis zu acht Hammer-Prozessoren lassen sich ohne weitere Hardware via Hypertransport miteinander verkoppeln. Jeder Prozessor hat seinen eigenen lokalen Speicher von bis zu 16 GByte, er kann aber mit nur geringen Verzögerungen via Hypertransport und XBAR auf den Speicher der anderen Prozessoren zugreifen.
Die eigentliche Mikroarchitektur des "Hammer" sieht recht bekannt aus, sie entspricht weitgehend der des Athlon. Auch hier warten neun Funktionseinheiten darauf, von den drei x86-Decodern gefüttert zu werden. Nur hat der Hammer jetzt doppelt so viel Register für Integer, die zudem 64-bittig sind. Auch die SSE/SSE2-Einheit bietet doppelt so viele Register wie das Intel-Pendant. Die Pipeline ist etwas länger, die Sprungvorhersage wurde komplett überarbeitet und der Transition Lookaside Buffer (TLB) ist jetzt für größere Server-Workloads ausgelegt. Dank des integrierten Memory-Controllers können L2-Cache und Speicher überlappend arbeiten und somit viele Takte beim Speicherzugriff einsparen.
Der 64-Bit-Code soll laut Weber nur etwa um 10 Prozent gegenüber einer 32-Bit-Kompilation größer sein, was sich deutlich vom 64-Bit-Konkurrenten Itanium abhebt, der den Code bis zum Dreifachen aufbläht. Kleinerer Code verringert die Zahl der Speicherzugriffe und "schont" den Instruktion-Cache. Die verdoppelte Anzahl der x86-Register sorgt überdies für eine weitere Reduzierung von Speicherzugriffen um 20 Prozent. (as/c't) / (jk)
