Prozessorgeflüster

Zanker Road – diese Straße in San Jose, im Herzen des Silicon Valley, war schon immer eine der ersten Adressen für aufwärts strebende Start-ups. Chips & Technologies dominierte in besseren Zeiten anfangs der 90er von hier aus den Chipsatzmarkt und versuchte sich sogar an x86-Prozessoren („Super 386“), musste diesen kecken Vorstoß auf Druck einer benachbarten Firma in Santa Clara aber einstellen und wurde später von dieser einfach aufgekauft.

Nun will ein paar Blocks daneben das recht kleine Start-up Tilera mit recht großen Prozessoren glänzen – vielleicht, um sich ebenfalls irgendwann von der Intel-Corporation akquirieren zu lassen. Tilera arbeitet vorsichtshalber aber nicht mit x86-Kernen, sondern mit einem Feld MIPS-ähnlicher VLIW-Prozessoren, die auf einem Chip in einem Mesh-Netz verknüpft sind. Der Kopf dahinter, MIT-Professor Anant Agarwal, bringt seine langjährige Erfahrung mit MIPS- und SPARC-Architekturen ein. Und der später hinzugekommene Tilera-CEO Omid Tahernia gilt mit seinen Managerposten bei Xilinx und Motorola als erfahrener Industrie-Haudegen.

Mit der vollmundigen Ankündigung „World First 100-core Processor“ hat nun Tilera für allerhand Aufsehen gesorgt – allerdings sind diese erst für frühestens Ende 2010 geplant. Da könnten andere durchaus „World firster“ sein, oder sie sind es je nach Auslegung schon längst – schaut man zum Beispiel auf die vielkernigen GPU-Monster, allen voran die von ATI mit inzwischen 1600 Kernen.

Aber man kennt das ja: Andere Start-ups haben mit ihren geplanten Chips ähnlich auf den Putz gehauen. Manche sind dann wie Montalvo songvoll (mit Peter Song als Chefarchitekt), aber klanglos untergegangen oder untergetaucht wie ClearSpeed. Letzterer Firma aus dem britischen Bristol war mit ihrem 96-kernigen Coprozessor-Chip nur wenig Erfolg beschieden. Im Sommer musste sie sich vom Alternative Investment Market (AIM) zurückziehen.

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Auch das noch

Niemand anderes als der Ex-AMD-CEO Hector Ruiz entpuppte sich als der im letzten Geflüster angesprochene „unbenannte AMD-Manager“, der in die Insider-Affäre rund um die Hegdefonds-Firma Galleon verstrickt sein soll. Zwar wird gegen ihn nicht als Beschuldigten ermittelt, der in die eigene Tasche gewirtschaftet haben soll, dennoch hat er umgehend seinen jetzigen Posten als Chairman of the Boards von Globalfoundries an den Nagel gehängt und sich in den Ruhestand gerettet. Das hatte er allerdings ohnehin für Anfang 2010 vor.

NoC …

Auch eine deutsche Start-up-Firma war mal heiß im Many-Core-Rennen: PACT XPP Technologies AG. Vor nunmehr acht Jahren stellte sie ihren XPP-Prozessor vor: ein Array von 128 rekonfigurierbaren, VLIW-artigen „Parallel Processing Elements“. Und auch hier blieb ein größerer Erfolg bislang aus. Aber Gründer Martin Vorbach hat bis heute durchgehalten, viele neue Patente eingereicht und den XPP bis zur dritten Generation weiterentwickelt. Erst kürzlich präsentierte er auf einer von der ESA organisierten Tagung sein Network-on-Chip-Konzept (NoC) am Beispiel des System on a Chip „Morpheus“ mit ARM-Kern und XPP III. Der von der EU geförderte Morpheus-Prozessor, gefertigt von STMicroelectronics im 90-nm-Prozess, ist seit ein paar Monaten auf dem Markt.

Für eine Überraschung gut könnte auch Azul Systems sein. Die kleine Firma aus Mountain View hat einen speziellen Java-Prozessor Vesa 3 mit 54 Kernen im Angebot und bis Ende 2010 könnte ja vielleicht schon ein Vesa 4 die 100-Kerne-Grenze knacken.

… und CoC

Aber bei keinem der Genannten können die Kerne jeweils ihr eigenes Betriebssystem, etwa Zero Overhead Linux (ZOL), fahren. Das bleibt den Tilera-Chips vorbehalten. Mit bis zu 64 Prozessoren auf einem Chip („Tile64“) begann Tilera vor ein paar Jahren, gefördert durch die Forschungsabteilung des US-Verteidigungsministeriums (DARPA) und durch NSF-Forschungsgelder von IBM. Tile64 beruht auf dem am MIT entwickelten Raw-Prozessor: Dreiwege-VLIW mit kurzer, dreistufiger Pipeline für 32-Bit-Integer und SIMD (8, 16, 32 Bit), mit individuellen L1- und L2-Caches und schnellem On-Chip-Netzwerk (iMesh), mit jeweils 5 Links mit den Nachbarn verknüpft. Nach draußen kommunizieren vier DDR2-Kanäle, zweimal 10-GBe und zweimal GBe, sowie zweimal PCIe x4. Die L2-Caches sind so verschaltet, dass sie für die anderen Kerne als L3-Cache fungieren. Bevor der Cache-Controller bei Cache-Miss den langen Weg zum Speicher bemüht, fragt er erst einmal ab, ob das nachgefragte Datum nicht bereits irgendwo im L2-Cache eines Kollegen residiert.

Man kann nun den kompletten Chip unter einem SMP-Betriebssystem fahren oder eben als einen echten Cluster on a Chip (CoC), dessen Knoten per Channels und Message Passing miteinander kommunizieren. Das bringt mitunter deutliche Vorteile gegenüber dem Cache-kohärenten SMP-Betrieb.

Mit drei 32-Bit-Instruktionen pro Takt kommt Tile64 bei 866 MHz auf theoretisch 166 Milliarden Operationen pro Sekunde. Inzwischen ist auch schon Tilepro64 draußen, hergestellt ebenfalls noch im genügsamen 90-nm-Prozess von TSMC. Er bietet ein paar Verbesserungen im Design und ein noch schnelleres iMesh mit nunmehr 37 TBit/s.

Tileras jetzt angekündigter 100-Kerner Tile-Gx ist als 64-Bit-VLIW-Chip konzipiert mit bis zu 1,5 GHz Takt. Das iMesh kommt dann aufsummiert auf über 200 TBit/s. Der Prozessor soll von TSMC im aktuellen 40-ns-Prozess hergestellt werden. Der dürfte bis dahin auch ausgereift sein – im Moment hört man da noch von großen Ausbeute-Problemen.

Über 45 Firmen sollen Tile(pro-)64-bestückte Produkte im Angebot haben, zumeist für teure ATCA- und µTCA- Kommunikationssysteme. Der Preis ist ohnehin der wunde Punkt des Prozessors. Zwar konnte der Tile64 TLR26480 beim BDTI-Communication-Benchmark mit 15 BDTI-Channels die DSP-Konkurrenz von Texas Instruments klar (2) und den Picochip PC102 knapp (14) besiegen – mit seinem Preis von 889 US-Dollar vermag er aber nur die TI-DSPs zu deklassieren, hinter dem Picochip oder einem Xilinx Virtex F4 liegt er ganz deutlich zurück. Aber für das DARPA-geförderte Projekt winken ja möglicherweise lukrative Militäraufträge, da spielt der Preis nicht unbedingt die primäre Rolle. (as)