Es gibt GerĂĽchte, dass die Server 'Rome' aus bis zu 8 DIEs plus Logistikchip mit jeweils 8 Cores bestehen.
Nahezu zwangsläufig gäbe es dabei viele DIE's, die nicht optimal für die Server wären und als APU's mit aus mehreren Chips bestehen werden?
Setzt man mal 1:3 bis 1:10 für Server : APU Nutzung an, käme schon viel an Stückzahl heraus
TSMC hat ja den low power 7nm Prozess, denn auch Apple bereits benutzt, der wohl für Server relevant ist. Das wäre dann der Prozess für Rome und APU, die jeweils 8 Cores an 4x 8 MB L3 Cache aufweisen.
Dazu noch High Performance in 7nm, die AMD dann für 12er Core je DIE, also Hexacore CCX nutzen könnte. Dabei wären dann 2x Cores, 2x L3 - Cache und 1x zur Infinity Fabric an je einem 8 MB L3 Segment (ingesamt 24 MB L3 je CCX) angebunden. Je Infinity Fabric dann 2x 6-Core CCX vorhanden.