Aufbruchstimmung in der RISC-V-Welt: Was sich 2023 ändern soll

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Dreizehn Jahre nach dem ersten RISC-V-Design präsentierte sich der RISC-V Summit im kalifornischen San José im Dezember 2022 so vielfältig wie die Einsatzmöglichkeiten der offenen und erweiterbaren Prozessorarchitektur. Die Kern-ISA (wahlweise in 32, 64 oder 128 Bit) ist mit 47 Befehlen sehr kompakt und lässt sich spezifisch erweitern. Typische Extensions sind Integer-Multiplikation und -Division, Fließkommaarithmetik mit Single, Double oder Quad Precision, Bit-, SIMD- und Vektoroperationen sowie Hypervisor-Instruktionen.

Es gibt oftmals mehrere Implementierungen der gleichen Erweiterung. Daher ist es eine Herausforderung für die RISC-V International Association (früher RISC-V Foundation), die so entstandenen Implementierungen zueinander kompatibel zu halten – ein Problem, das proprietäre CPU-Hersteller nicht haben. Die Organisation versucht, das per Plattformdefinitionen und Profilen, also mit der Definition von ISA-Features, in den Griff zu bekommen.

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Hubert Sieverding

Hubert Sieverding arbeitet nach langjähriger Tätigkeit in der Automobilbranche als freier Autor.

Wahrscheinlich ist RISC-V die erste CPU, für die primär in Emulatoren wie QEMU oder auf FPGAs entwickelt wird, weil es noch an Hardware für Entwickler fehlt. So zeigte Sandro Pinto von der portugiesischen Universidade do Minho in seinem 90-minütigen Tutorial verschiedene Implementierungen der Hypervisor Extension – und startete dabei jeweils mit einer RISC-V-Emulation in QEMU oder dem Brennen eines FPGAs.

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