Neue Chip-Fertigungstechnik: Houston, wir haben ein Problem

Die historische Schrumpfung von SRAM-Zellen in Siliziumchips nimmt ein Ende. Das zeigt eine Präsentation des Chipauftragsfertigers TSMC im Rahmen des IEEE International Electron Devices Meeting (IEDM) und offenbart ein Problem für alle Chipdesigner, die etwa moderne Prozessoren, Grafikchips oder KI-Beschleuniger entwerfen.

Eine SRAM-Zelle zum Speichern eines einzelnen Bits in TSMCs erstem 3-Nanometer-Prozess N3 ist 0,0199 Quadratmikrometer (µm²) groß und spart verglichen mit dem 5-nm-Prozess N5 nur gut 5 Prozent Platz ein (jeweils im Vergleich sogenannter High-Density-Bibliotheken für möglichst hohe Packungsdichte). Allerdings ist N3 ein ungeliebtes Kind – alle großen Firmen, darunter Apple, scheinen bis 2023 auf die zweite Variante N3E zu warten.

N3E führt einige Besonderheiten bei den Designregeln ein, darunter die Möglichkeit, mehrere unterschiedlich hohe Standard-Zellblöcke im selben Chip zu verwenden, um entweder auf hohe Taktfrequenzen oder eine niedrige elektrische Leistungsaufnahme zu optimieren. Aufgrund einer generellen Lockerung der Designregeln sinkt jedoch die Transistordichte verglichen mit N3, sodass eine SRAM-Zelle mit 0,021 µm² exakt gleich groß ist wie bei N5.

Es gibt folglich beim Wechsel von N5 auf N3 keinerlei SRAM-Flächenvorteil; das gab es bei bisherigen Generationswechseln noch nie. Abzüglich des Verschaltungs-Overheads passen somit weiterhin höchstens knapp 32 MByte SRAM auf einen Quadratmillimeter Chipfläche, schätzt Wikichip.

SRAM-Skalierung bei TSMCs Fertigungsprozessen
Fertigungsgeneration	N16	N10	N7	N5	N3	N3E
Chipfläche SRAM-Bit (HD-Libs)	0,074 µm²	0,042 µm²	0,027 µm²	0,021 µm²	0,0199 µm²	0,021 µm²
Ersparnis zur Vorgängergeneration	8,6%	43,2%	35,7%	22,2%	5,2%	-

Ein Grund für die schlechte Skalierung dürfte bei der Stabilität der Speicherzellen liegen: Können über die Zellleitungen nicht mehr zuverlässig die korrekten Ströme zugeführt werden, speichert das SRAM Daten nicht zuverlässig.

Cache wird teurer

Sämtliche Caches in aktuellen CPUs, GPUs und anderen Beschleunigern bestehen aus SRAM. Die vergangenen Jahre zeigten einen Trend, dass Caches immer größer werden, um mehr Daten zur Fütterung der Rechenwerke lokal vorhalten zu können. Wenn nur noch Logikblöcke – etwa die reinen CPU- oder Shader-Kerne – mit den nächsten Fertigungsgenerationen schrumpfen (typischerweise um 60 bis 70 Prozent), nehmen Caches überproportional mehr Platz auf einem Chip ein.

Das kommt Chipdesigner teuer zu stehen, denn die Wafer-Preise steigen mit jeder neuen Fertigungsgeneration; zum einen wegen der hohen Entwicklungskosten neuer Prozesse und zum anderen wegen der steigenden Fertigungskomplexität. Firmen nehmen die höheren Wafer-Preise für komplexere und effizientere Chips in Kauf. Ohne weitere SRAM-Flächenskalierung gerät die Abwägung jedoch aus dem Gleichgewicht.

Das Ganze betrifft nicht nur TSMC, sondern auch andere Chipfertiger wie Samsung und Intel. Bei TSMC fällt das Problem bloß deutlicher auf, weil insbesondere die 7-nm-Generation die SRAM-Zellen überdurchschnittlich stark schrumpfte. Viele Firmen wechselten von der 16/14-nm-Generation direkt auf N7, was eine Platzersparnis von mehr als 60 Prozent bei SRAM brachte.

Wikichip vergleicht ein hypothetisches Chipdesign mit 10 Milliarden Transistoren, davon 40 Prozent als Cache und 60 Prozent Logik, in verschiedenen TSMC-Prozessen: Im 16-nm-Prozess N16 würde der Cache nur 17,6 Prozent der Chipfläche ausmachen, in N5 bereits 22,5 Prozent und in N3 sogar 28,6 Prozent.

Packaging-Tricks

Multi-Chip-Designs gewinnen damit weiter an Gewicht, um die Produktionskosten im Zaum zu halten. Cache-Dies lassen sich günstig mit älteren Fertigungsprozessen herstellen und dann auf oder neben Compute-Chiplets setzen. Entsprechende Ansätze verfolgt AMD bereits beim Ryzen 7 5800X3D mit gestapeltem Level-3-Cache und bei den Radeon-Grafikkarten der RX-7000-Serie, bei denen die Speicher-Controller samt Infinity-Cache in mehreren Dies neben dem eigentlichen Grafikchip sitzen.

(mma)