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Ab 2022 warten AMDs Serverprozessoren Epyc 7004 mit PCI Express 5.0 und DDR5-Support auf – eine Spezialvariante verzichtet offenbar auf SMT.

AMDs nächste Serverprozessor-Generation erscheint in zwei Geschmacksrichtungen: Den Anfang macht 2022 Genoa als Epyc 7004 mit bis zu 96 Zen-4-Kernen samt Simultaneous Multithreading (SMT), also 192 Threads. In der ersten Jahreshälfte 2023 folgt Bergamo als Spezialableger mit 128 sogenannten Zen-4c-Kernen auf einem Träger.

Im Falle von Genoa bestätigt AMD, dass der Chipauftragsfertiger TSMC die dafür notwendigen Chiplets mit einem optimierten 5-Nanometer-Prozess produziert. Das I/O-Die bindet DDR5-Speicher an und kommuniziert über PCI Express 5.0 mit GPUs, Erweiterungskarten und SSDs. Auf PCIe 5.0 aufbauend beherrschen Epyc-7004-CPUs auch das Kommunikationsprotokoll Compute Express Link (CXL) [1]. In einer per Mail verschickten Mitteilung schreibt AMD: "Genoa wird voraussichtlich der weltweit leistungsstärkste Prozessor für die allgemeine Datenverarbeitung."

Bei CXL legt AMD den Fokus auf PCIe-RAM [2]. GPU- oder KI-Beschleuniger via CXL sind in der Mitteilung kein Thema, allerdings hat AMD da ohnehin den selbstentworfenen Infinity-Fabric zur Anbindung eigener Instinct-Karten. Das Rechenmonster Instinct MI200 kündigte die Firma jüngst an [3].

Im August 2021 wurde bereits ein Leak publik, laut dem AMD bei CPU-Chiplets mit jeweils acht Rechenkernen bleibt und bei Epyc 7004 bis zu zwölf Stück davon verwendet [4]. Zudem soll Zen 4 erstmals bei AMD AVX-512-Rechenbefehle beschleunigen können.

Zen 4c ohne SMT?

Zu Bergamo verriet AMD noch nicht viel, außer die 128 Zen-4c-Kerne, die "softwarekompatibel mit Zen 4 sind" und eine "maximale Thread-Dichte" für Cloud-Rechenzentren bieten sollen. Laut vorangegangenen Gerüchten entschlackt AMD bei Zen 4c die Pipeline und verzichtet auf SMT [5], um im Gegenzug mehr Kerne in einem Chiplet unterzubringen.

Bei der Herangehensweise nähme jeder einzelne CPU-Kern weniger elektrische Energie auf und wäre besser gegen Seitenkanalangriffe gewappnet, weil sich nicht mehrere Threads die Ressourcen eines CPU-Kerns, also Rechenwerke, Register und Caches, teilen müssten. AMD würde damit insbesondere ARM-Serverprozessoren den Wind aus den Segeln nehmen, die typischerweise viele effiziente CPU-Kerne ohne SMT einsetzen.

Der Youtube-Kanal "Moore's Law Is Dead" spekulierte schon vor der Ankündigung [6], dass AMD in einigen Jahren Ryzen-Prozessoren mit Zen-5- und speziellen, abgespeckten Zen-4-Kernen als Hybrid-Design kombinieren könnte. Auf solches Hybrid-Computing setzt Intel jetzt erstmals bei Alder Lake alias Core i-12000 [7].

(mma [8])

URL dieses Artikels:
https://www.heise.de/-6260667

Links in diesem Artikel:
[1] https://www.heise.de/hintergrund/Compute-Express-Link-Der-Interconnect-erklaert-6178415.html
[2] https://www.heise.de/news/PCI-Express-Arbeitsspeicher-CXL-Memory-Expander-6043483.html
[3] https://www.heise.de/news/AMDs-Exascale-Hammer-Epyc-3-mit-804-MByte-Cache-Instinct-MI200-mit-47-9-TFlops-6260184.html
[4] https://www.heise.de/news/AMD-Zen-4-Epyc-Prozessoren-mit-96-CPU-Kernen-und-AVX-512-6167618.html
[5] https://www.heise.de/select/ct/2021/17/2115508162248913587
[6] https://www.youtube.com/watch?v=dE9N95uSqHA
[7] https://www.heise.de/tests/Intel-Alder-Lake-S-im-ersten-Test-Mit-der-Brechstange-an-AMDs-Ryzen-vorbei-6252068.html
[8] mailto:mma@heise.de

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