Apple M4: TSMCs FinFlex hilft den Performance-Rechenkernen
Erstmals verwendet Apple in einem Prozessor High-Performance-Blöcke, mit denen die CPU-Kerne Taktfrequenzen bis 4,4 GHz schaffen.
(Bild: Apple)
Apple verwendet bei seinem M4-Prozessor den sogenannten FinFlex-Baukasten des Chipauftragsfertigers TSMC, um unterschiedliche Chipbereiche auf Effizienz oder Performance zu optimieren. Erstmals kommen dabei High-Performance-Blöcke für – nach Apple-Maßstäben – besonders hohe Taktfrequenzen von fast 4,4 GHz zum Einsatz.
Bis zur 3-Nanometer-Generation (N3) hat TSMC nur den Einsatz eines einzigen FinFET-Transistor-Layouts über den gesamten Chip hinweg erlaubt. Die Chipentwickler nutzen dabei Zellblöcke für CMOS-Transistorpaare, also zusammengeschaltete PMOS- und NMOS-FinFETs mit entgegen liegender Stromfluss-Richtung. Beim 5-nm-Prozess N5 und dessen verbesserter Version N4 waren das etwa 2er-Zellblöcke mit jeweils zwei Gate-"Finnen" pro Stromfluss-Richtung.
Durch jede Finne fließt Strom von der Source- zur Drain-Seite des Feldeffekttransistors (FETs) – deswegen heißen sie bei diesen Fertigungsprozessen FinFETs. Die umschließende Gate-Elektrode steuert den Stromfluss innerhalb der Finnen.
Chipdesigner mussten sich bisher entscheiden, für welche Logikblöcke sie ihre Halbleiter optimieren wollen. Mit einem Fokus auf CPU-Kerne und hohe Taktfrequenzen ließen sich andere Teile wie die Grafikeinheit nicht so kompakt packen, wie es bei einer anderen Ausrichtung möglich gewesen wäre. Andersherum wären bei einem Fokus auf Effizienz und Packdichte nicht so hohe Taktfrequenzen bei der CPU möglich.
(Bild: Techinsights)
Misch-Masch-Transistoren
Bei N3 und der zweiten 3-nm-Generation N3E sind jedoch asymmetrische Bauweisen möglich. Die Analysefirma Techinsights hat Apples M4 aufgeschliffen und bestätigt eine Mischung aus 3-2- sowie 2-1-Blöcken.
Die 3-2-Variante setzt Apple bei den vier Performance-CPU-Kernen (P-Cores) ein. Dabei bestehen die Zellreihen abwechselnd aus Blöcken mit drei und zwei Finnen pro Stromfluss-Richtung, also 3-3 plus 2-2. Durch die 3er-Paare fließt mehr Strom, sodass die Transistoren schneller schalten können – das erhöht effektiv die Taktfrequenz. Die dazwischenliegenden 2er-Paare halten die Leckströme im Rahmen.
(Bild: TSMC)
Zusammen mit Designoptimierungen an der CPU schaffen die Performance-Kerne Taktfrequenzen bis 4,38 GHz. Das sind 8 Prozent mehr als beim M3 (4,056 GHz), ohne dass die benötigte Spannung explodiert.
Kompakt und effizient
Alle anderen Komponenten des System-on-Chip (SoC) wie die Effizienzkerne, die GPU und die KI-Einheit verwenden die 2-1-Blöcke, die bei niedrigeren Taktfrequenzen effizienter arbeiten und Platz sparen. Durch diesen Hybrid-Ansatz kann Apple den M4 im aktuellen iPad Pro weiterhin ohne Lüfter betreiben.
Mit dem FinFlex-Baukasten hat Apple laut Techinsights erstmals beim iPhone-Prozessor A17 Pro mit TSMCs N3(B)-Technik experimentiert. Darin sitzen 2-2- und 2-1-Zellblöcke – erstere stellen einen Mittelweg zwischen 3-2 und 2-1 dar, um Taktfrequenzen und Effizienz auszubalancieren. Beim M4 geht die Firma einen Schritt weiter.
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