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Glenn Henry, Chef von VIAs Prozessorschmiede Centaur, gab in seiner Präsentation einen Ausblick auf die nächste Generation CN, die derzeit in den Simulatoren von Centaur läuft.

Glenn Henry, Chef von VIAs [1] Prozessorschmiede Centaur, stellte in seiner Präsentation die Roadmap für den kürzlich angekündigten C7-Prozessor [2] (C5J) mit bis zu 2 GHz Takt und VIA-Bus und seinen Nachfolgern vor. Zusätzlich gab es einen Ausblick auf die nächste Generation CN, die derzeit die Simulatoren von Centaur in Hochbetrieb hält.

Erstmals soll mit dem CN ein aggressives Out-of-Order-Design Einzug halten, das drei x86-Instruktionen gleichzeitig abarbeiten kann (statt nur einen x86-Befehl wie beim C5x). Erhebliche Verbesserung soll auch die FPU aufweisen, mit deutlich kürzeren Latenzzeiten. FP-Multiplikation und -Addition können dabei parallel laufen. Weitere Performance-Vorteile soll eine asynchron arbeitende Dividier/Wurzelzieh-Einheit bringen. Die FPU arbeitet im CN genauso wie die SSE3-Einheit mit 128-bittigen Datenpfaden.

Die auffälligste Neuerung dürfte aber die 64-Bit-Erweiterung sein, die nach Bedarf entweder AMD64 oder EM64T kompatibel arbeitet -- zwischen dem AMD-Original AMD64 und der AMD64-ähnlichen Intel-Technik EM64T gibt es ja ein paar kleine Unterschiede. Vom Opteron hat der CN aber nicht nur eine 64-Bit-Erweiterung (und das NX-Bit) übernommen, sondern auch die Idee, einen Speichercontroller in den Prozessor zu integrieren, worauf der Centaur-Chef aber nicht weiter einging: Details zu Speichertyp etc fehlen also noch. Zum System hin soll ein noch nicht weiter spezifizierter "VIA-Bus" führen. Aber Henry wär nicht Henry, gäbe es nicht auch im Instruktionsset ein paar neue Goodies. So hat er, angeregt vom ,Itanium einen Multiply-Add-Befehle (FMA) in die x87-Architektur übernommen und die interne Gleitkomma- Darstellung ebenfalls wie beim Itanium um 2 auf 82 Bit erweitert. Auch bei SSE fügte Centaur einen Befehl hinzu, den Intel offenbar bislang vergessen hatte: eine Multiplikation für vier 32-bittige, gepackte Integer-Werte (das gibts bei SSE nur für vier SP-Gleitkommawerte).

Zu den drei Prozessoren, die auf der Roadmap noch vor dem CN stehen, gab Henry außer zum Herstellungsprozess keine weiteren Einzelheiten bekannt. Der C5W soll wie der C5J von IBM hergestellt werden, aber im verbesserten 90-nm-SOI-Prozess. Die anderen beiden CPUs sind Nachfolger des aktuellen Nehemiah C5P, aber nicht mehr mit P3- sondern mit VIA-Bus. Sie sollen von TSMC in 0,13 µm (C5Q) und 0,11 µm (C5R) fabriziert werden. Im eigenen Showroom präsentierte VIA auch Multiprozessorsysteme, neben den schon auf dem Markt befindlichen Dual-Boards mit dem vor einem Jahr auf dem Microprocessor Forum vorgestellten [3] C5P (Nehemiah) in Nano-BGA auch erstmals ein Vierprozessorsystem mit C5P. (as [4])

URL dieses Artikels:
https://www.heise.de/-107139

Links in diesem Artikel:
[1] http://www.viatech.com/
[2] https://www.heise.de/news/VIA-kuendigt-C7-Prozessor-fuer-das-erste-Halbjahr-2005-an-105265.html
[3] https://www.heise.de/news/MPF-VIA-C5P-Prozessor-mit-Dual-Processing-und-Krypto-Hardware-86813.html
[4] mailto:as@ct.de

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