Fall Processor Forum: neue DSPs und AMDs Pacifica

Paralleles Programmieren (Microsoft, Cell) und Virtualisierung (Xen, Pacifica) waren zwar die eher softwarelastigen Hauptthemen am zweiten Forumstag, aber es gab auch neue Prozessoren: den StarCore SC3000 und den Audio-DSP TMS320C672x von Texas Instruments.

Starcore – gemeinsame Tochter von Motorolas Halbleitersparte (jetzt Freescale), Infineon und Agere – hat die um 47 Befehle erweiterte Architektur V5 für Digitale Signalprozessoren (DSP) spezifiziert, die Verbesserungen bei Video-Codecs, Modems und Multimedia bietet. Mit dem SC3000 gibt es auch gleich den ersten Vertreter in V5-Architektur. Er ist für deutlich höheren Takt bis zu 1 GHz in 90-nm-Technik bei erheblich geringerer Energie-Aufnahme konzipiert als sein Vorgänger SC2000 in V4-Architektur. Wie üblich gibts ihn nicht wirklich als Hardware zu kaufen, sondern als lizenzierbaren IP-Core (Intellectual Property Core) zum Einbau in eigene System-on-a-Chip-Designs (SoC). Früh im Jahre 2006 soll man ihn beziehen können.

Texas Instruments hat mit dem TMS320C672x einen DSP speziell für Audioprocessing entwickelt. Der Chip in 130 nm mit Taktraten zwischen 200 und 300 MHz hat eine um 10 Prozent höhere Codeeffizienz und 20 Prozent höhere Performance als sein C67x-Vorgänger. Wichtige Bibliotheksroutinen hat der Prozessor bereits in einem ROM auf dem Chip. Ein pfiffiger DMA-Controller namens dMAX kann dem Prozessor viel Arbeit abnehmen, etwa bei Schleifen für Verzögerungen und bei Echo; er kann Daten sortieren, permutieren, per Scatter-Gather transportieren und in verschiedenen Formaten ablegen. Der DSP-Kern kann sich dann schwierigeren Aufgaben wie Filtern widmen.

Zudem gibt es eine C67x+-Variante, die doppelt so viele Register und eine verdoppelte Bandbreite der Gleitkomma-ALU bietet. Außerdem arbeitet der Plus-Typ mit "Mixed Precision Multiply". Während für Ein- und Ausgangssignale Gleitkomma in Single Precision ausreicht, schlagen bei Filterberechnungen Rundungsfehler zu (Quantisierungsfehler), die sich als Verschlechterung des Signal-Rauschabstandes offenbaren. Man könnte nun alles mit doppelter Genauigkeit berechnen, doch das wäre mit Kanonen auf Spatzen geschossen: Der resultierende Quantisierungsfehler läge im "Metaphysischen" unterhalb von -200db. TI hat mit der Mixed Precision, also gemischter Arithmethik mit einfacher (SP) und doppelter (DP) Genauigkeit einen sehr guten Kompromiss gefunden: SP*SP=>DP und SP*DP=DP.

AMD64-Chefentwickler Kevin McGrath hielt als einziger Vortragender die X86-Flagge auf dem Forum hoch. Er erläuterte AMDs Virtualisierungstechnik Pacifica. Diese soll es in zwei Schüben geben: Die einfache Version, die in etwa Intels Vanderpol entspricht, soll Anfang 2006 in der nächsten Prozessorversion (die auch DDR2 unterstützen wird) eingebaut sein.

Die aufwendigere Variante von Pacifica – die der Virtualisierungssoftware (Hypervisor) das Leben erheblich leichter macht –, soll dann später im Jahr folgen. Sie bietet so genannte Nested Page Tables und zusätzliche Tags für den TLB, mit denen sich die für die Speicherverwaltung benötigten Seitentabellen bequem und sicher virtualisieren lassen. Außerdem wird es einen Paged Real Mode geben, um Bootvorgänge im Real-Modus oder SMM in einem vom Hypervisor überwachten Speicherbereich ablaufen lassen zu können.

Paged Real Mode ist eigentlich nichts Neues – schon der Pentium kannte solch einen Modus, den man über die Testregister TRx nutzen konnte. Im Gespräch mit heise online räumte McGrath ferner ein, dass man auf Wunsch von VMware und XenSource die Möglichkeit bieten will, Segmentlimits für Daten im 64-Bit-Modus setzen zu können. Eigentlich hatte AMD die Segmentierung für veraltet erklärt und sie im 64-Bit-Modus abgeschafft.

Siehe zum Fall Processor Forum (FPF) 2005 auch: (as)

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