Geringere Leckströme durch dreidimensionale Transistorstrukturen

Auf dem VLSI-Symposium in Kyoto haben Infineon und das Forschungszentrum IMEC Fortschritte bei FinFETs gezeigt. Sie halten es für möglich, dass die Transistoren mit ihren dreidimensionalen Strukturen bereits im 32-nm-Prozess eingesetzt werden. FinFETs sind Transistoren, die nicht wie herkömmliche CMOS-Transistoren planar hergestellt werden, sondern auch in der dritten Dimension. Bei einer möglichen Bauform verbindet beispielsweise ein dünner Steg (die Finne) Drain und Source miteinander. Die Gate-Elektrode umschließt diese Finne. Das elektrische Feld der Ladung auf dem Gate wirkt so von mehr als einer Seite auf die Finne.

Das IMEC erklärte, dass man sogar auf die Dotierung des Kanals (zwischen Drain und Source) verzichten könne, da die Finne mit 5 nm extrem dünn sei. Je kleiner die Strukturen werden, desto schwieriger wird die korrekte Dotierung eines solchen Kanals. Platziert man mehrere Gates auf einer Finne (Multi-Gate-FinFET), lassen sich relativ leicht und auf engem Raum NAND- und NOR-Gatter mit mehr als einem Eingang bauen. Dadurch sinken die Leckströme deutlich. Herstellen konnten Infineon und IMEC die Testschaltung übrigens mit 193-nm-Immersionslitographie und "dry etching" in einem 65-nm-Prozess. Ein Inverter aus solchen FinFETs soll bei einer Versorgungsspannung von 1 V eine Schaltzeit von nur 13,9 Pikosekunden haben. Die Testschaltung von Infineon bestand aus 23.000 Multi-Gate-FinFETs.

Ende vergangenen Jahres hatte Infineon bereits eine Testschaltung mit 3000 FinFETs vorgestellt. Wie eine einzelne Flash-Zelle mit FinFET aussehen könnte, hatte die Firma wiederum zwei Jahre zuvor gezeigt. (bbe)