HyperTransport jetzt mit Switches, 64-Bit-Adressen und mehr

Mit der jetzt als final veröffentlichten Spezifikation 1.05 hat das HyperTransport-Konsortium den von AMD kreierten, offenen I/O-Standard durch vier wichtige Features ergänzt: Switches, PCI-X 2.0-Erweiterungen, mehr gleichzeitige Transaktionen und 64-Bit-Adressen.

Mit den Switches kann der bisher als Punkt-zu-Punkt-Verbindung arbeitende HyperTransport auf (virtuell) beliebig viele angeschlossene Geräte ausgedehnt werden, wobei lokale Verbindungen dabei eine sehr niedrige Latenzzeit aufweisen sollen. Auch PCI-X-2.0-Geräte lassen sich jetzt über den Switch ankoppeln. Dazu wurde das Fehlerprotokoll erweitert, größere Konfigurations-Botschaften (bis 4 KByte) für PCI-X-2.0 sowie eine 128 Byte Burst Message hinzugefügt. Der in gewissem Umfang mit HyperTransport konkurrierende aber noch nicht fertiggestellte PCI-Express wurde schon vorab um eine Advanced Switching-Fähigkeit erweitert.

Die mögliche Zahl gleichzeitig anstehender Transaktionen beträgt bei HyperTransport jetzt 128 statt wie bislang nur 32. Außerdem wurde der Adressraum von bisher 40 Bit (1 Terabyte) auf volle 64 Bit (16 Exabyte) erweitert. AMDs kommende Opteron-Prozessoren dürften mit 1 TeraByte Gesamtspeicher zwar noch ganz gut auskommen, aber bevor die nächste Hammer-Generation fertig wird, war die I/O-Erweiterung auf 64 Bit wohl fällig. (as)