IEDM: Chip-Stapel für noch mehr Speicherkapazität
Während der Einbau mehrere physischer Halbleiter-Bauelemente in ein Chip-Gehäuse üblich ist, erzeugt Samsung zwei funktionale Lagen übereinander auf einem Chip.
Per Single-crystal Silicon layer Stacking (S3) schichtet Samsung zwei funktionierende NAND-Flash-Speicher [1]strukturen auf einem Wafer übereinander. Anlässlich des IEDM 2006 berichten Forscher des NAND-Flash- und DRAM [2]-Weltmarktführers darüber, dass sie die eigentlich für ein "Stapel-SRAM [3]" entwickelte S3-Technik erfolgreich auch bei NAND-Flash-Schaltungen mit TANOS-Struktur [4] angewendet haben. Dabei kam auch eine neuartige Verschaltung der Speicherzellen namens SBT (Source-Body Tied) zum Einsatz, was die Vorteile des Stackings noch verbessern soll.
Über einen ersten NAND-Flash-Funktionslage auf dem eigentlichen Wafer [5]-"Bulk" haben die Samsung-Forscher eine Trennschicht (Inter-Layer Dielectric, ILD) und darauf wiederum eine weitere monokristalline Si-Lage erzeugt, die eine zweite NAND-Flash-Reihe enthielt. Mit dieser Technik, die auch noch mit Strukturbreiten von 30 Nanometer und darunter funktionieren soll, ließe sich der Silizium-Flächenbedarf von Speicherchips theoretisch halbieren.
Das soll auch mit einer Dünnfilm-Transistor-Technik (TFT) für zweilagige NAND-Flash-Zellen gelingen, die Macronix zusammen mit Forschern der Tsing-Hua-Universität aus Hsinchu auf dem IEDM vorstellt.
Siehe zum diesjährigen Halbleiterkongress IEDM auch:
(ciw [7])
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[2] http://www.heise.de/glossar/entry/Dynamic-Random-Access-Memory-395584.html
[3] http://www.heise.de/glossar/entry/Static-Random-Access-Memory-395676.html
[4] https://www.heise.de/news/NAND-Flashspeicher-mit-32-Gigabit-Kapazitaet-161044.html
[5] http://www.heise.de/glossar/entry/Wafer-395564.html
[6] https://www.heise.de/news/IEDM-AMD-und-IBM-berichten-ueber-ihren-45-Nanometer-Prozess-126090.html
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