N2: TSMC will mit Nanosheet-Transistoren ab 2025 bester Chipfertiger bleiben
Der taiwanische Auftragsfertiger TSMC hat ehrgeizige Pläne: Im N2-Prozess sollen ab 2025 in Massenproduktion die fortschrittlichsten Transistoren entstehen.
Chipwafer von TSMC (Symbolbild)
(Bild: Taiwan Semiconductor Manufacturing Co., Ltd.)
Der Chipauftragsfertiger Taiwan Semiconductor Manufacturing Co. Ltd. (TSMC) skizzierte auf dem Amsterdamer EU Technology Symposium seine Fertigungspläne jenseits der aktuellen Herstellungstechniken mit 5-Nanometer-Strukturen. Besonders interessant war dabei der nächste größere Schritt in der Transistortechnik, der mit dem N2-Prozess aus der 2-nm-Generation Einzug halten wird: Nanosheet-Transistoren als Ablöse für die bislang gängigen FinFETs.
Nach eigenen Angaben entwickelt man diese Technik bereits seit 15 Jahren und will die andernorts auch allgemeiner als Gate-All-Around (GAA) bezeichnete Technik ab 2025 in der Massenproduktion einsetzen. Die sogenannte Risk Production für Kleinserien oder Prototypen soll schon Ende 2024 in der Fabrik begonnen werden.
Verläuft alles nach Plan, wird der 2-Nanometer-Prozess damit in Konkurrenz zu Intels "Intel-20A"-Technik mit RibbonFET (einer weiteren Marketing-Bezeichnung für GAA) treten. TSMC gab sich auf dem Technolgy Symposium zuversichtlich, auch dann noch die fortschrittlichsten, besten Transistoren liefern zu können – nach welchen Maßstäben bleibt allerdings offen. Denn Intel will bereits ab 2024 RibbonFETs mit der Fertigungstechnik "Intel 20A" und der Option auf Power Vias produzieren.
Backside Power Vias für höhere Taktfrequenzen
TSMCs Konter sind die Backside Power Vias, bei der die Metallebenen zur Stromversorgung auf der Unterseite des Siliziums und damit getrennt von den Signalleitungen auf dessen Oberseite angebracht sind. Diese Trennung soll die Schaltgeschwindigkeit der Transistoren verbessern. TSMCs Senior Vice President Business Development Dr. Kevin Zhang erzählt in kleiner Runde, dass dies auch die Verarbeitungsschritte pro Wafer deutlich in die Höhe treibe, genaue Zahlen zu dem noch in der Entwicklung befindlichen Ablauf wollte er aber noch nicht verraten.
(Bild: Taiwan Semiconductor Manufacturing Co. Ltd)
Die PPA-Angaben, die die Fortschritte im Vergleich zum Standard-N3E-Prozess verdeutlichen sollen, seien ohne Backside Power Vias errechnet worden, sagte Zhang weiter. PPA steht für Performance, Power, Area und bezeichnet das magische Dreieck der Transistorfertigung, auf dessen Kanten die Punkte hin- und herverschoben werden. TSMC plane nicht, Backside Power Vias auch für gröbere Prozesse, also N3, N4, N5 und höher anzubieten. Und auch bei N2 seien sie lediglich eine Option, also kein Pflichtbestandteil der Technik.
Vorteile durch 2 nm
Die Vorteile, die TSMC den N2-Nanosheet-Transistoren gegenüber dem eigenen kommenden N3E-Prozess zuschreibt, können sich indes auch ohne Backside Power Vias sehen lassen. Speziell bei geringen Spannungspunkten sind deutlich höhere Schaltgeschwindigkeiten möglich, etwa ein Plus von 26 Prozent bei 0,55 Volt, alternativ sinkt die Leistungsaufnahme bei gleicher Taktfrequenz um 24 Prozent.
Bei höheren Spannungen, wie sie für Prozessoren und Grafikchips mit maximaler Leistungsfähigkeit und Turbo-Funktionen wichtig sind, schmilzt der Performancevorteil auf 15 Prozent zusammen, der Vorsprung bei der Leistungsaufnahme bleibt mit 25 Prozent aber nahezu gleich – ideal für die immer stärker durch die Leistungsaufnahme limitierten Chips im High-End-Markt.
Die bei Intel für 2025 avisierte, aber sehr teure High-NA-Fertigung, die Prozessschritte einsparen kann, hat TSMC erst für nachfolgende Fertigungstechniken auf dem Schirm.
(csp)
