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Auf dem von der Gartner Group veranstalteten System Builder Summit in Monaco gab "Mr HyperTransport" Gabriele Sartori Details zur nächsten Version der für Chip-zu-Chip-Verbindungen vorgesehenen HyperTransport-Technik bekannt.

Auf dem von der Marktforschungsfirma Gartner [1] veranstalteten System Builder Summit [2] in Monaco gab "Mr HyperTransport" Gabriele Sartori [3] Details zur nächsten Version der für Chip-zu-Chip-Verbindungen vorgesehenen HyperTransport-Technik [4] bekannt. Danach soll Version 2.0 mit mindestens der doppelten Geschwindigkeit wie bislang (also mit 3,2 GBit/s per Pin-Paar) arbeiten, möglicherweise sogar mehr. Bei 32 parallelen Kanälen sind das 12,8 GByte/s in jede Richtung, also 25,6 GByte/s insgesamt. Dabei handet es sich um effektive Übertragungsraten und nicht wie bei Infiniband oder dem von Intel initiierten PCI-Express [5] um Brutto-Raten, wo nach acht Datenbits noch zwei Taktbits eingestreut werden (8b/10b-Encoding). Der gerade in der letzten Spezifikationphase befindliche PCI-Express käme nach der vorläufigen Spezifikation somit im 32bittigen Vollausbau nur auf den effektiven Durchsatz von 12,8 GByte/s -- das bietet HyperTransport schon jetzt.

Wie Sartori heise online gegenüber erläuterte, soll bei der nächsten HyperTransport-Version ein Trick eingesetzt werden, der schon seit Jahrzehnten beim Rundfunk und bei Schallplatten gang und gäbe ist: Pre- und Deemphasis. Abhängig von den zu übertragenen Bitmustern und den damit zusammenhängenden Flankenwechseln auf den Signalleitungen soll ein Sensor den Signalpegel anheben oder absenken. Im Labor hätten AMD-Techniker mit dieser Technik schon 5 GBit/s und mehr erzielt.

HyperTransport 2 soll voll abwärtskompatibel zur Vorversion sein, also auch mit alter Hardware zusammenspielen. Bis HyperTransport 2.0 etwa in zwei Jahren marktreif ist, sind noch diverse Erweiterungen des derzeitigen Standards (V1.3) geplant. So wurde vor kurzem V1.4 vorgestellt, das diverse Erweiterungen für Netzwerke bietet, darunter eine Message Passing Protokoll, 16 virtuelle point-to-point-Kanäle, besseres Fehlermanagement, optionale 64-Bit-Adressen und vieles mehr.

Bei den von AMD jetzt auf dem Summit erstmals in Europa gezeigten Dual-Opteron-Systemen [6] (mit einer 64-Bit Beta-Version von Windows.Net-Server Build 3620) sind die beiden Prozessoren über einen 16-Bit-Hypertransport-Kanal in beide Richtungen mit 2 x 3,2 GByte/s verkoppelt. Ein solcher Kanal benötigt 103 Leitungen. Insgesamt verfügt jeder Opteron-Prozessor über drei solcher Kanäle, die alle gleichzeitig agieren können. (as [7])

URL dieses Artikels:
https://www.heise.de/-60119

Links in diesem Artikel:
[1] http://www4.gartner.com/Init
[2] http://www.systembuildersummit.com/
[3] http://www.hypertransport.org
[4] https://www.heise.de/news/AMDs-I-O-Technik-LDT-heisst-jetzt-HyperTransport-36825.html
[5] https://www.heise.de/news/Der-PCI-Express-kommt-ins-Rollen-58120.html
[6] https://www.heise.de/news/Jerry-Sanders-Vision-zum-Abschied-AMD-die-Nummer-eins-64164.html
[7] mailto:as@ct.de

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