Samsung will noch 2004 DRAM-Prototypen mit 70-Nanometer-Strukturen vorlegen

Der weltweit größte Speicherhersteller Samsung mit Hauptsitz in Südkorea kündigt eine Fertigungstechnik für DRAM-Chips mit 70-Nanometer-Strukturen an.

Bereits auf den Konferenzen IEDM 2003 und VLSI Technology Symposium 2003 hatte Samsung eine Technik zur chemischen Abscheidung hauchfeiner Aluminiumschichten (Chemical Vapor Deposition, CVD) auf Halbleitern vorgestellt. Diese Technik soll Probleme bei der konturgenauen Beschichtung ultrafeiner Strukturen vermeiden, wie sie bei der Physical Vapor Deposition (PVD) vorkommen können. Samsung hat bereits 512-Megabit-Speicherchips mit 90-Nanometer-Strukturen und CVD-Metallisierung hergestellt, Ende des Jahres sollen die ersten 70-nm-Chips folgen.

Die CVD-Technik soll nicht nur die gleichmäßige Beschichtung auch von hohlen Strukturen ermöglichen, sondern auch noch bessere elektrische Eigenschaften bieten und unter anderem durch den Verzicht auf einen Planarisierungsschritt (Etch-back) auch noch 20 Prozent Kosten sparen.

Auf das CVD-Verfahren hat Samsung 15 internationale Patente angemeldet.

Damit die Hersteller dem stetig wachsenden Speicherchip-Bedarf bei im Mittel kontinuierlich sinkenden DRAM-Preisen gerecht werden können, muss die Halbleitertechnik den von der gesamten Industrie gemeinsam abgestimmten Roadmaps folgen. In den verschiedenen Einsatzfeldern der Halbleitertechnik (Logikschaltungen, DRAM, Flash, Leistungshalbleiter, Hochfrequenzbauteile, Optik) diskutiert und erprobt man kontinuierlich die wirtschaftliche und technische Eignung neuer Verfahren. Teilweise kommt es dadurch zu abrupten Kurskorrekturen, nicht immer gelingt der Umstieg auf neue Fertigungstechniken reibungslos.

Im DRAM-Bereich stellt sich die Frage, bis zu welcher minimalen Strukturgröße das bisher übliche Speicherzellenprinzip funktioniert, bei dem ein Kondensator eine winzige Ladung speichert und über einen Transistor mit den Schreib-/Leseleitungen verbunden ist. Die Kapazität der Kondensatoren liegt nur noch bei wenigen Femtofarad, durch immer kleinere Strukturen steigt (bei gleicher Metallisierungstechnik) der Widerstand der Schreib-/Leseleitungen, wodurch sich die Zeit zum Zugriff auf die Speicherzellen verlängert -- die maximal möglichen Taktfrequenzen würden sinken. Mit verbesserter Metallisierung und optimierten Kondensatorstrukturen (spezielle Dielektrika, dreidimensionale Anordnung) will Samsung ausreichende Kapazität auch bei noch kleineren Strukturen sichern.

Im Bereich der Prozessentwicklung für Logikschaltungen kooperiert Samsung mit Infineon, während man im DRAM-Segment hart konkurriert. Infineon nutzt die ursprünglich von IBM, Siemens und Toshiba entwickelte Trench-Zellen-Technik, die für spezifisch kleinere DRAM-Chips sorgt, aber auch eine spezielle Fertigungstechnik verlangt: Der Kondensator ist in Form eines tief eingeschnittetenen Grabens (Trench) realisiert, dessen gleichmäßige Metallisierung mit abnehmender Strukturgröße immer schwieriger wird.

Das linke Bild zeigt eine elektronenmikroskpische Aufnahme eines von IBM entwickelten DRAM-Chips mit Trenchzellen (unten) im 0,13-/0,14-Mikrometerprozess (Quelle: IBM Micronews Vol.7 Nr. 2, PDF).

Rechts sind die von Samsung verwendeten Stack-Zellen zu sehen (Quelle: ISSCC-Präsentation, Webseite). (ciw)