Chipstapel aus Logik und RAM
Elpida, UMC und PTI wollen gemeinsam Logik- und DRAM-Strukturen übereinander stapeln. Zum Einsatz sollen die Chipstapel in System-on-Chips mit 28-nm-Strukturen kommen.
Der Speicherhersteller Elpida, der Auftragsfertiger UMC und der Packaging-Spezialist Powertech Technology Inc. (PTI) wollen gemeinsam Logik- und DRAM-Strukturen übereinander stapeln. Dabei sollen einzelne Silizium-Dice übereinander angeordnet und per Through-Silicon-Via (TSV) miteinander verbunden werden. Im Rahmen ihres Kooperationsabkommens sprechen die Partner von sogenannten 3D-ICs. Zum Einsatz sollen die Chipstapel in System-on-Chips mit 28-nm-Strukturen kommen.
Elpida hat bereits Know-how auf dem Gebiet des TSV erworben, bisher aber nur Speicherchips übereinander gestapelt. So entstand beispielsweise 2009 ein 8-GBit-DRAM-Chip aus acht Lagen. Die einzelnen Lagen verbanden damals Kupfer-Vias, sprich kleine vertikale Löcher im Substrat, die mit einer Kupferschicht ausgekleidet sind.
UMC kennt sich mit Fertigungsprozessen bei Logikchips aus und will den 28-nm-Prozess (gate-last high-K/metal gate), um den es bei dem Abkommen geht, bis Ende des Jahres serienreif haben. PTI hat Kompetenz beim Testen und Packing (dem Verpacken der nackten Dice in Chipgehäuse) und schon Chip-Stapel aus bis zu acht Dice für Smartphones gebaut. Dabei wurden auch Siliziumscheiben mit einer Dicke von lediglich 50 µm verarbeitet
Chipstapel sind ein Konzept, das in den vergangenen Jahren immer wieder von Firmen in Angriff genommen und erforscht wurde, jedoch auch Probleme bereitet. Unter anderem ist es kompliziert, die inneren Chip-Lagen zu kühlen. Bisher wurden die einzelnen Lagen meist über seitlich angebrachte Bond-Drähte verbunden. Die TSV-Technik erlaubt wesentlich mehr Verbindungen zwischen den Schichten. (bbe)
