Künftige Serverprozessoren mit eingebauten Cluster-Schnittstellen

Was nutzt der schnellste CPU-Kern, wenn er Daten nicht schnell genug erhält oder ausliefert? Und wie lassen sich Rechenzentren effizienter machen, wenn die Übertragung von Daten oft schon mehr Energie schluckt als deren Verarbeitung? Eine Lösung für solche Aufgabenstellung könnte sein, leistungsfähige Cluster-Schnittstellen direkt in Serverprozessoren zu integrieren. Das ist, wie die EETimes anmerkt, auch eine der Triebfedern für die Entwicklung von Server-SoCs mit ARM-Cores. Anders als bei x86-Chips von AMD oder Intel sind 10-Gigabit-Ethernet-(10GbE-)Controller hier manchmal schon eingebaut, etwa im EnergyCore von Calxeda. Auch die RapidIO Trade Association hat sich auf die Fahnen geschrieben, die etablierte Embedded-Schnittstelle in der schnellen 10xN-Version für die Verknüpfung von Microserver-CPUs zu ertüchtigen.

Die von AMD geschluckte Firma SeaMicro setzt bei ihrem Freedom Fabric im Prinzip auf PCI Express (PCIe); weil viele Serverprozessoren schon heute einen PCIe Root Complex enthalten, bieten sich abgewandelte PCIe-Ports auch als Cluster-Interconnect für kurze Distanzen an. Intel verkündete auf dem IDF nur vage Pläne für die Zukunft, doch auch hier ist klar: Der Xeon mit eingebautem Hochleistungs-Port kommt. Auf dem Hot Interconnects Symposium – einer Schwester-Veranstaltung der Hot Chips – legte die bekannte Entwicklerin Radia Perlman, die 2011 von Sun zu Intel wechselte, ihre Gedanken zu einem potenziellen Cluster-Interconnect dar (PDF-Datei). Nicht viel konkreter wurde Intel-Entwickler Keith Underwood, der in seinem Vortrag aber betonte, man wolle "etwas Nützliches" als HPC-Interconnect integrieren (PDF-Datei).

Gilad Shainer von Mellanox skizzierte die grobe Infiniband-Roadmap bei beständigem Software-Interface. Den jetzt verfügbaren 56 GBit/s sollen 100, 160 und schließlich 200 GBit/s noch vor 2020 folgen, die Latenzzeit soll auf weniger als 0,5 Mikrosekunden schrumpfen. Auch er erwartet (PDF-Datei) zahlreiche integrierte Implementierungen und meint, dass sich die beste Technik durchsetzt – und nicht die beste Integration. Das könnte man als einen Seitenhieb auf die ARM-SoCs mit 10-GbE-Interconnects verstehen. Kurz erwähnte er auch Nvidia – auch die ARM-Cores des Project Denver helfen beim I/O. Fuad Doany von IBM stellte in seiner Keynote (PDF-Datei) den Stand der Technik bei optischen HPC-Interconnects dar.

Unterdessen hat die britische Firma Codethink ihren "Baserock Slab"-Server mit 32 ARMv7-Kernen angekündigt. Er besteht aus acht "Systems-on-Module" (SoMs) des Typs CSB1726 von Cogent Computer, die auf einem gemeinsamen Mainboard sitzen. Jedes SoM besitzt einen Armada-XP-Prozessor von Marvell mit vier Sheeva-Cores (1,33 GHz) und 2 GByte ECC-SDRAM (DDR3-1333). Als Schnittstelle sind pro SoM zwei SGMII-Lanes mit je 2,5 GBit/s vorhanden, die ein Marvell-Switch auf dem Mainboard untereinander und mit zwei externen 10GbE-Ports verknüpft. Für Massenspeicher stellt der Baserock Slab pro SoM eine mSATA-Fassung bereit. (ciw)