Prozessorgeflüster

Intel musste mal wieder klein beigeben. Da entdeckte die Qualitätssicherung bei Dell und Compaq, dass die neuen Coppermine-Systeme zuweilen einfach nicht losstarten wollten. Kein Drama gewiss, aber dennoch unschön, und so stellten die Firmen die Auslieferung der Systeme erst einmal zurück. Als Fehler entpuppte sich, dass ab und zu der Selbsttest des Prozessors nicht mit Null als Fehlerstatus endete, sondern fälschlicherweise mit einem anderen Wert. Ein kleiner BIOS-Patch sorgt nun dafür, dass diese Unschönheit ignoriert wird.

Ein weiterer BIOS-Patch konnte dann gleich noch einen viel übleren Fehler abstellen, der allen aktuellen Pentium-III-Prozessoren innewohnt. Bei einer bestimmten Mischung von SSE- und Gleitkommabefehlen kann sich nämlich ein falsches Vorzeichen einschleichen. Für Aufregung à la FDIV-Bug besteht indes kaum Anlass: Nur sehr selten dürfte ein Programm SSE- und Gleitkommabefehle gemischt verwenden und bei aktuellen BIOS-Versionen ist zumindest dieses Problem kein Thema mehr.

So richtig trösten kann das nicht, denn daneben harren noch 55 weitere bekannte Fehler im PIII-Prozessor, von denen einige nicht per BIOS-Patch gefixt werden können. Sie lassen den Prozessor in bestimmten Konstellationen abstürzen oder führen zu Rechenfehlern.

Bei der Komplexität solcher Chips sind Fehler wahrlich nicht auszuschließen - doch da wird einem recht blümerant zu Mute, wenn man an die auf uns zukommenden, noch weit komplexeren Chips denkt

IBM etwa will 32 Prozessoren auf einen Chip vereinigen und diese dann 2005 in einem Supercomputer mit insgesamt einer Million Prozessoren verknüpfen. Die geplante Gesamtleistung des Blue Gene genannten Monsters übersteigt mit einer Trillion FLOPS (1 Peta-FLOPS = 10¹⁵ Floating Point Instructions per Second) die Leistung der bisherigen Supercomputer um das 500fache ... und überfordert mein Vorstellungsvermögen. Quake-3-Framerates waren für das System, das vor allem zur Genanalyse eingesetzt werden soll, noch nicht erhältlich.

Peta-FLOPS

Kleinere Strukturen (0,13 µm und weniger), Kupfer-Interconnects und Embedded DRAM statt statischem Cache-Speicher sind die Techniken, die hohe Performance bei geringem Stromverbrauch ermöglichen sollen, sodass der gesamte Blue Gene mit seinen Millionen Prozessoren ganz erheblich unter der Megawatt-Grenze bleiben dürfte. Zum Vergleich: der derzeit leistungsfähigste Supercomputer, Intels ‘ASCI red’ mit über 9000 Pentium-Pro-Prozessoren, schafft theoretisch 1800 GFLOPS und schluckt 840 kW.

Texas Instruments hat ebenfalls eine langfristige Roadmap für die nächsten zehn Jahre veröffentlicht. Auch TI plant, mehrere DSP-Kerne auf einem Chip zu integrieren. Bis zum Jahre 2005 will TI in 0,075-µm-Technologie mit Kupfer-Interconnects und Silicon On Insulator (SOI) acht DSP-Kerne mit jeweils mehr als 100 Millionen Transistoren auf einem Chip vereinen. Fünf Jahre später, also 2010, will TI Dutzende von DSP-Cores mit jeweils 500 Millionen Transistoren auf einen Chip bringen. Die sollen dann insgesamt drei Billionen Instruktionen (3 Tera-IPS) pro Sekunde ausführen können.

Derzeit liegen reale TMS320C6x-DSPs übrigens bei theoretisch 1600 MIPS (200 MHz), die Gleitkomma-Brüder (167 MHz) liegen mit etwa 1000 MFLOPS nur wenig darunter. Die Performanceunterschiede zwischen Gleitkomma- und Integer-Implementierungen werden immer geringer, dafür sorgen bei den CPUs solche Einheiten wie ISSE, 3Dnow! oder Altivec. Da MIPS und MFLOPS ohnehin theoretische und zudem reichlich ungenaue Spitzenangaben sind, kann man sie auch gleich zusammenfassen und durch das schöne Wort MOPS (Million Operations per Second) ersetzen oder besser durch MTOPS (Million Theoretical OPs). In dieser Maßeinheit limitiert übrigens auch das amerikanische Exportgesetz die Ausfuhr leistungs-fähiger Computer in bestimmte Staaten derzeit auf 12,3 GTOPS für zivile Nutzer in Tier-3-Staaten (Indien, Pakistan ...).

TI stellte ihre DSP-Roadmap auf dem International Electron Devices Meeting (IEDM) vor, auf dem auch eine Fülle weiterer Highlights offenbar wurden. Darunter aus Si/Ge bestehende heterogene Bipolartransistoren mit 90 GHz (IBM) oder gar 110 GHz aus deutschen Landen (IHP aus Frankfurt/Oder). Intel berichtete von einem Verfahren, mit herkömmlichem 0,18-µm-Prozess und 243-nm-Licht, effektive Gate-Längen von 100 nm zu erzielen. Damit ließen sich Coppermines von deutlich über 800 MHz herstellen. Infineon und IBM stellten ihre gemeinsame Entwicklung VTC vor: Vertikale Transistorzellen, die direkt am Grabenkondensator ‘kleben’.

Die VTCs bilden den technologischen Kern des 1-GBit-Speicher-Agreements, das IBM und Infineon kürzlich abgeschlossen haben. Wie Wilhelm Beinvogl, Vizepräsident der Technology & Innovation der Infineon Speicher-Division, in einem c't-Interview mitteilte, wollen die beiden Firmen ihre nunmehr zehnjährige Partnerschaft zunächst bis 2002 fortsetzen. Toshiba hingegen scheidet aus der DRAM Development Alliance (DDA) aus und geht eigene Wege.

Ein starkes Paar

Infineon hatte bereits im Frühjahr auf der ISSCC 1-GBit-Muster auf Basis bestehender Verfahren vorgestellt (Codename Zeus), die aber mit einer Chipgröße von 390 mm² für eine Massenherstellung viel zu groß waren. Nun will man gemeinsam mit IBM die Strukturen auf 135 und 110 nm verkleinern und VTCs einsetzen. Erste Speichermuster mit den neuen VT-Zellen mit 1 MBit Kapazität laufen laut Beinvogl bereits erfolgreich im Laborversuch.

Zunächst sind Stand-alone-DRAMs geplant, und zwar für DDR-SDRAMs (gegebenenfalls auch DDR-2). Mit angepeilten 500 MBit/s und Pin wird ein derartiges Speichersystem eine Bandbreite von 4 GByte/s haben und damit erheblich schneller sein als ein heutiges Rambus-System (1,6 GByte/sec pro Kanal). Die eigentlichen Speicherzellen lassen sich aber auch für den Rambus einsetzen und beide Firmen haben schließlich Rambus-Lizenzen. Doch hier trennen sich die Geister und die SDRAM-Partner wollen ihre Rambus-Entwicklung jeder für sich alleine fortsetzen. (as) (as)