Transistor-Catwalk

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Früher war die ISSCC – die jährliche Konferenz der IEEE Solid-State Circuits Society – fast ausschließlich ein Forum für die Speerspitze der Halbleiterentwickler: Statt um komplette Chips oder gar komplexe SoCs (System-on-Chip) ging es bei den meisten Vorträgen um die Implementierung einer einzelnen Funktion, etwa einer hoch präzisen Taktgeberschaltung oder einer winzigen Speicherzelle. Auch heute noch dominieren solche Themen auf der ISSCC; seit dem Niedergang des Microprocessor Forum (MPF) jedoch, das dieses Jahr gar nicht mehr in den USA stattfindet, nutzen die großen Chiphersteller die internationale Aufmerksamkeit rund um die renommierte ISSCC, um kommende Architekturen und komplette neue Chip-Designs vorzustellen. Intel etwa sprach über den x86-Prozessor Silverthorne sowie den Quad-Core-Itanium Tukwila mit zwei Milliarden Transistoren, Sun über den SPARC-kompatiblen Multi-Core-Serverprozessor Rock. IBM verriet einige Details zum 45-Nanometer-Cell und TI stellte ein SoC mit ARM- und DSP-Kernen für UMTS-Smartphones vor.

Boliden

Bei den High-End-Serverprozessoren konnte Intel mit den Tukwila-Eckdaten beeindrucken: Mehr als zwei Milliarden Transistoren drängen sich hier auf 700 Quadratmillimetern Siliziumfläche. Damit dürfte Tukwila der bisher größte 65-Nanometer-Chip sein. Zwar gehen – wie bei solchen Prozessoren üblich – die meisten Transistoren, nämlich rund 1,42 Milliarden, alleine für den 24 MByte fassenden L3-Cache drauf, doch rund 430 Millionen verteilen sich auf die vier Kerne und ihre jeweils 512 KByte (Befehle) plus 256 KByte (Daten) großen L2-Caches. Die restlichen Transistoren entfallen auf interne Logikschaltungen, den integrierten Speichercontroller für vier Fully-Buffered-Speicherkanäle sowie sechs QuickPath-Anschlüsse, von denen vier mit voller und zwei mit halber QPI-Datenpfadbreite arbeiten. Laut Intel nimmt das dank (optimiertem) Hyper-Threading virtuell achtkernige Transistormonster bis zu 170 Watt Leistung auf und liegt damit nicht sehr weit über den aktuell schnellsten Xeons (130/150 Watt). Die QuickPath-Interconnects sollen zusammen bis zu 96 GByte an Daten pro Sekunde wegschaufeln, für den Speichercontroller nennt Intel 34 GByte/s – das deutet darauf hin, dass FB-DIMMs der zweiten Generation (FBD2) zum Einsatz kommen, die mit DDR3-Chips der Geschwindigkeitsklasse 1066 bestückt sind (533 MHz, PC3-8500F).

Über acht logische Kerne wird Sun indes nur müde lächeln: Schon der aktuelle UltraSPARC T2 alias Niagara-2 hat acht physische Kerne, deren jeder bis zu acht Threads quasi-parallel verarbeitet, hier sind also 64 logische Prozessoren vereint – die übrigens auf acht FB-DIMM-Kanäle zugreifen können. Noch viel komplexer soll Rock werden, der kommende Sun-Prozessor für große Server mit zwei bis acht physischen Prozessoren. Jeder der 65-nm-Rocks soll dabei auf einer Siliziumfläche von 396 Quadratmillimetern 16 (In-Order-)Kerne mit je zwei Threads unterbringen; zusätzlich sind pro CPU insgesamt 32 „Scout Threads“ vorgesehen, die den eigentlichen Berechnungen vorauseilen – bei Intels Itanium heißen sie Helper Threads, die Fachliteratur spricht von Speculative Precomputation. Rock soll bis zu 2,3 GHz Taktfrequenz erreichen, die Leistungsaufnahme nannte Sun nicht; zur Abschätzung: Niagara 2 schluckt bei 1,4 GHz 84 Watt.

Eine Besonderheit des Rock ist Transactional Memory (TM), ein spezieller Speicherverwaltungsmechanismus. Er gruppiert sicherheitskritische Instruktionen und verarbeitet sie gemeinsam. Für Schreib- und Lesezugriffe müssen dann die benutzten Hauptspeicherbereiche nicht wie sonst üblich jedem Thread exklusiv zur Verfügung stehen. Dies erspart einen erheblichen Synchronisierungsaufwand und hilft bei der Vermeidung von „Deadlocks“, bei denen Instruktionen sich gegenseitig vom Speicherzugriff ausschließen. TM soll – im Team mit angepasster Software – die parallele Verarbeitung vor allem von Datenbanksoftware erheblich beschleunigen.

Ebenfalls eher dem Bereich der High-End-Prozessoren zuzuordnen ist die Cell Broadband Engine, über die die drei Entwicklungspartner IBM, Toshiba und die mittlerweile aus der Kooperation ausgestiegene Firma Sony nun schon seit 2001 berichten. Sony lötet zurzeit die seit etwa einem Jahr gefertigte 65-nm-Variante der in der ersten 90-nm-Generation 221 Quadratmillimeter großen Cell BE in die Playstation 3. Auf der ISSCC stellte IBM nun den Die-Shrink auf 45-nm-Technik vor, der sowohl die Chipfläche als auch die Leistungsaufnahme weiter deutlich reduzieren soll. Laut einer japanischen Webseite, der offenbar ausführlichere IBM-Publikationen vorliegen, könnte der 45-nm-Cell mehr als 5 GHz Taktfrequenz erreichen.

Bei dieser Cell-Version handelt es sich aber um eine kaum veränderte Variante des „Ur-Cell“ mit einem PowerPC-Kern und bis zu acht Synergistic Processing Elements (SPEs). Daneben plant IBM ja noch den Cell eDP für den HPC-Cluster-Prozessor PowerXCell 8i, bei dem die 8 SPEs mit doppelter Genauigkeit rechnen und DDR2- statt XDR-RAM als Hauptspeicher zum Einsatz kommt. Darüber verriet IBM auf der ISSCC leider nichts …

Sparzwang

In ganz anderen Leistungsaufnahmeregionen tummeln sich die aus winzigen Akkus versorgten Prozessoren in Handys und Smartphones. Wichtigstes Produkt aus Intel-Sicht ist hier der Silverthorne, der als stark abgespeckter, aber grundsätzlich voll x86-kompatibler 45-nm-Chip den etablierten ARMs und OMAPs das Wasser abgraben soll – allerdings „von oben her“: Er eignet sich nicht für winzige und billige Handys, sondern für die von Intel sogenannten Mobile Internet Devices (MIDs), deren leuchtendes Vorbild das iPhone ist. Für einen x86-Prozessor ist Silverthorne beeindruckend sparsam, er soll im Mittel weniger als 1 Watt schlucken, trotz Taktfrequenzen weit oberhalb von 1 GHz. Silverthorne ist allerdings – wie etwa der VIA C7 – ein Einzelkernprozessor mit In-Order-Architektur, aber mit x64-Befehlssatz, Hyper-Threading, 512 KByte L2-Cache und FSB533-Frontsidebus zum Poulsbo-Chipsatz, in dem ein ebenfalls auf höchste Sparsamkeit getrimmter Grafikchip sowie ein Speichercontroller stecken. 2 GHz soll Silverthorne bei 1 Volt Kernspannung erreichen und deshalb seine 47 Millionen Transistoren unter Volllast mit höchstens 2 Watt speisen können; im Spezial-Schlafmodus C6 bei rund 0,3 Volt kommt er mit einem Sechzigstel aus. Intel hat spezielle Puffertransistoren entwickelt, die bei dieser Betriebsspannung noch zuverlässig arbeiten. Die L1-Caches für Daten und Befehle sowie der spezielle C6-Statuspuffer sind aus 8T-SRAM-Zellen mit acht statt sechs Transistoren aufgebaut, die eine geringere Soft-Error-Rate erreichen; Intel kann deshalb auf ECC-Fehlerkorrektur verzichten und setzt stattdessen auf eine sparsamere 1-Bit-Parity-Berechnung. Der L2-Cache hingegen ist ECC-geschützt, die SRAM-Zellen sind mit 0,386 Quadratmikrometern aber etwas größer als bei den 45-nm-Penryns (0,348 µm²). Insgesamt fällt auch deshalb das Silverthorne-Die mit 25 Quadratmillimetern recht groß aus im Vergleich zum Penryn, der die 8,7fache Zahl an Transistoren (nämlich 410 Millionen) auf der 4,3fachen Fläche von etwa 107 mm² unterbringt.

Silverthorne ist trotzdem der kleinste unter den aktuellen Stromsparprozessoren mit x86- beziehungsweise x64-Innenleben, der kommende VIA CN etwa belegt fast 70 mm² (rund 95 Millionen Transistoren, 65 nm), die etwa 25 Millionen Transistoren seines 90-nm-Vorgängers C7 passten noch auf 30 mm². Doch trotz der vergleichsweise kompakten Bauform kann Silverthorne mit den in heutigen Smartphones üblichen SoCs kaum konkurrieren: Zum Applikationsprozessor kommen ja noch der Chipsatz und vor allem die Modem-Bausteine hinzu, die die Funkkommunikation erledigen. Texas Instruments (TI) zeigte hier auf der ISSCC, wo der Hammer hängt: In ein quadratisches Gehäuse mit zwölf Millimetern Kantenlänge packen die Texaner ein 45-nm-SoC, das aus einem ARM-11-Kern, einem TMS320C55x-DSP, einem 3D-tauglichen Grafikbeschleuniger, einem HF-Codec und diversen zusätzlichen Analogbaugruppen besteht. Dank Adaptive Body Bias (ABB) lassen sich Leistungsaufnahme und Taktfrequenz in weiten Bereichen optimal aufeinander abstimmen, so TI.

Die 45-nm-CMOS-Fertigungstechnik von TI kam auf der ISSCC gleich noch einmal zu Ehren, nämlich in Form eines „Push-Push“-Hochfrequenzoszillators, der unter der Ägide des Uni-Florida-Professors Kenneth O entwickelt wurde. Der Schaltkreis übertrumpfte mit 410 GHz Frequenz sogar die in der Fertigung viel teureren Indium-Phosphid- oder Gallium-Arsenid-Schaltkreise.

Speicher

Noch vor zwei Jahren hatte DRAM- und NAND-Flash-Marktführer Samsung auf der ISSCC über nichtflüchtige Phase-Change-Speicherchips – kurz PRAMs – mit 256 MBit Kapazität gesprochen; im Herbst 2006 stellten die Südkoreaner dann einen 512-MBit-Chip vor und versprachen die PRAM-Serienfertigung für 2008. Doch auf der ISSCC 2008 schwieg Samsung zu diesem Thema. Intel hingegen trumpfte mit einem Phase-Change Memory (PCM) auf, das man im Verbund mit dem (kommenden) Numonyx-Joint-Venture-Partner STMicroelectronics und Forschern der Uni Padua entwickelt hat. Dank Multi-Level-Cell-(MLC-)Technik soll es 256 MBit speichern. Den auf dem IDF 2007 von Justin Rattner noch für 2007 versprochenen Alverstone-Chip, ein in 90-nm-Technik gefertigtes PCM mit 128 MBit Kapazität, liefern Intel und ST nach eigenen Angaben jetzt als Muster aus.

Noch dominiert NAND-Flash den Bereich der nichtflüchtigen Halbleiter-Speicherbauelemente. Laut japanischen Medien will Toshiba satte 6,6 Milliarden US-Dollar in ein neues Werk stecken, das helfen soll, die Vormachtstellung des Branchenprimus Samsung zu knacken. Toshiba-Partner SanDisk kooperiert derweil gleichzeitig mit Hynix, auch hier ist ein neues Flash-Werk geplant, möglicherweise in der Schweiz. Auf der ISSCC stellten SanDisk und Toshiba unterdessen einen MLC-NAND-Flash-Chip vor, bei der jede Zelle 3 Bits speichert (x3-MLC); das Verfahren soll bei der aktuellen 56-nm-Fertigungstechnik für 16-GBit-Speicherchips zum Einsatz kommen. Später ist dann ein x4-MLC-NAND-Flash in 43-nm-Technik geplant, das bei 16 GBit Kapazität nur 120 Quadratmillimeter Siliziumfläche belegt und damit in microSD-Karten passt. Chip-Stapel aus mehreren solcher 2-GByte-Chips erreichen dann höhere Speicherkapazitäten. In der zweiten Jahreshälfte planen SanDisk und Toshiba bereits die Produktion von 32-GBit/43-nm-Chips.

Intel und Micron – die beiden Firmen kooperieren beim NAND-Flash-Joint-Venture IMFlash – setzten unterdessen auf hohe Datentransferraten: Eine kommende Chip-Generation soll es auf bis zu 200 MByte/s beim Lesen und über 100 MByte/s beim Schreiben bringen. Die nächste Revision 2.0 der ONFI-Spezifikation für die externe Schnittstelle von NAND-Flash-Speicherchips (und -DIMMs) sieht dafür ein DDR-Übertragungsverfahren vor, das ein theoretisches Maximum von 266 MByte/s erreicht. (ciw) (ciw)