Offene Prozessorarchitektur RISC-V kommt in Fahrt
Ob für Wearables oder für Machine Learning, das an der US-Universität Berkeley entwickelte RISC-V will eine quelloffene Alternative zu Intel, ARM und MIPS für Prozessor-Designs bieten – und immer mehr Firmen machen mit.
Die an der Computer Science Division der University of California Berkeley unter Mitwirkung von Altmeister und SPARC-Erfinder David Patterson entwickelte offene Prozessorarchitektur RISC-V nimmt weiter Fahrt auf. Das Projekt bietet eine quelloffene Alternative zu Intel, ARM und MIPS. Es ist gedacht für Industrie und Forschung und umfasst sowohl die Bereiche Internet of Things (IoT) als auch in der 64-Bit-Version Machine Learning, Storage und Netzwerke.
Mit in Chisel, der ebenfalls in Berkeley entwickelten Sprache zur Hardware-Entwicklung, geschriebenen Prozessorgeneratoren kann man sich seinen Wunschprozessor zusammenstellen: Z-Scale baut auf einem 32-Bit-RISC-V-Kern auf (RV32G) und entspricht in etwa einem ARM Cortex-M0. Rocket-Chip ist eine leistungsfähigere 64-bittige Version (RV64G) mit optionaler FPU und weiteren Goodies. Alles was man braucht, kann man sich bei Github, etwa zum Rocket-Chip, herunterladen.
Selbstgebacken oder zugeliefert
Aber nicht jeder will sich seinen Wunsch-Chip selber backen. Da kommen Dienstleister wie die tschechische Firma Codasip ins Spiel, die neben proprietären Designs auch für beide RISC-V-Basisversionen entsprechende konfigurierbare Embedded-Kerne (Codix-Berkelium) anbieten. Diese können dann gleich von dem kalifornischen Chiphersteller Baysand in Strukturbreiten von 65 oder 40 nm auf Silizium "gebrannt" werden.
Drei Bus-Systeme stehen zur Auswahl: CLB, AHB und AXI. Hinzugekommen ist jetzt auch die Firma UltraSOC, die IP für On-Chip-Analyse, Performance Optimierung, Hardware-basiere Sicherheitstechnik und Debug-Möglichkeiten anbietet.
Als Betriebssysteme werden bislang Linux und FreeRTOS unterstützt, an Android bastelt man noch.
[Update:] Auch FreeBSD unterstützt RISC-V und es gibt mehrere Simulatoren und Emulatoren, darunter Qemu. [/Update]
Wer lieber bei TSMC fertigen lassen oder einfach nur mit RISC-V in FPGAs spielen will, kann auf Designs der Firma SiFive zurückgreifen, die von der RISC Foundation gegründet wurde. Sie hat zwei Plattformen entwickelt: Die 32-bittige Freedom-E300-Serie ist für Embedded, IoT und Wearables gedacht, ausgelegt für den TSMC-Prozess in 180 nm. Ein Entwickler-Kit mit Microsemi M2S010 SoC FPGA wird für 125 US-Dollar angeboten.
Weitaus tiefer in die Tasche greifen muss man für die wesentlich leistungsfähigere 64-Bit-Plattform U500 für Machine Learning, Storage und Netzwerke. Sie bietet Multicore mit Cache-Kohärenz-Protokoll, PCIe 3.0, USB 3.0, GbE, DDR3/4 und ist für TSMC in 28 nm ausgelegt. Das Entwicklungssystem braucht demnach ein richtig großes FPGA, hier einen Xilinx Virtex-7. Für das U500-Entwickler-Kit sind dann 3500 Dollar zu berappen.
RISC-V Foundation
Die Betreuung des RISC-V-Projekts wurde in die Hände einer Stiftung gelegt, der RISC-V Foundation. Die Liste der Gründungsmitglieder der Foundation mit "Platin-Level" liest sich fast wie das Who-is-Who der amerikanischen Hightech-Industrie mit solch wohlbekannten Namen wie Google, Microsoft, HPE, IBM, Oracle, Qualcomm, Nvidia, AMD, Mellanox, Microsemi, Rambus, Western Digital ....
Weitere wie NXP, Micron oder die ETH Zürich sind inzwischen hinzugekommen. Nur die direkten Konkurrenten wie Intel, ARM oder MIPS fehlen. Projektleiter und Chairman of the Board ist der Berkeley-Professor Krste Asanovic. Er ist auch Mitgründer der für die kommerzielle Vermarktung und Unterstützung gedachten Firma SiFive Inc. Die Foundation lädt nun für Ende November zum 5. RISC-V-Workshop am Google-Campus in Mountain View ein. (as)
