Intel Hyper-Scale führt das Moore'sche Gesetz weiter

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Nachdem sich die Auftragsfertiger Samsung und TSMC bereits mit 10-Nanometer-Fertigung brüsten, bekräftigt Intel auf dem "Manufacturing Day" den eigenen Führungsanspruch: Demnach schaffen die Konkurrenten erst mit ihrer jeweiligen 10nm-Technik ähnlich winzige Logikelemente, wie sie Intel mit der hauseigenen 14nm-Technik schon seit drei Jahren produziert. Intels 10nm-Fertigung soll noch in diesem Jahr deutlich dichter gepackte Chips mit über 100 Millionen Transistoren pro Quadratmillimeter ausstoßen.

Moore's Law lebt

Intel hat längst eingeräumt, dass der Übergang von einer Strukturverkleinerung zur nächsten mittlerweile länger dauert, nämlich rund drei statt zuvor etwa zwei Jahre. Doch einerseits gibt es auch bei eingeführten Fertigungsprozessen Verbesserungen, welche die Performance steigern und Kosten senken. Andererseits interpretiert Intel das Moore'sche Gesetz des Firmen-Mitgründers Gordon Moore einfach ein bisschen anders: Demnach kann Intel die Kosten pro gefertigtem Transistor weiterhin etwa alle zwei Jahre halbieren. Die Summe dieser Optimierungen nennt Intel jetzt Hyper-Scaling.

Knoten-Wellen

Künftig will Intel bei jedem Fertigungs-"Knoten" (Manufacturing Node) mehrere optimierte Varianten in Wellen (Waves) nachschieben, um das Moore'sche Gesetz im erwähnten Sinne einzuhalten. Ein Beispiel ist die 2014 mit Broadwell eingeführte 14nm-Technik, die nach Skylake als 14+ auch hinter dem aktuellen Kaby Lake steckt und dann als 14++ die Vorteile des kommenden Coffee Lake ermöglichen soll – beispielsweise mehr Kerne pro Die oder höhere Taktfrequenzen für 15 Prozent mehr Performance im BAPCo SYSmark 2014.

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Viele Details

Auf dem Manufacturing Day erläuterten Intel-Manager eine Fülle von Details, die außer der minimal erzielbaren Strukturgröße die Chip-Fertigungstechnik verbessern. So habe Intel bei 14nm etwa den Abstand zwischen den Finnen von FinFET-Transistoren (Fin Pitch) auf nur 42 nm reduzieren können, den Mindestabstand zwischen benachbarten Metalleitungen (Metal Pitch) auf 52 nm und die Höhe einer logischen Zelle aus mehreren Tranistoren auf 399 nm.

Für die 10nm-Fertigungstechnik verspricht Intel eine Steigerung der Packungsdichte um den Faktor 2,7, statt 37,5 Millionen wie bei 14mm sollen dann 100,8 Millionen Transistoren auf jeden Quadratmillimeter Siliziumfläche passen.

Interconnect

Verbesserungen verspricht Intel auch durch andere Innovationen, etwa die Vereinigung mehrerer Dies aus unterschiedlichen Fertigungsprozessen in einem Gehäuse beziehungsweise auf einem Die Carrier. Dafür setzt Intel auf die sogenannte Embedded Multi-die Interconnect Bridge (EMIB): Die funktioniert ähnlich wie jene Silizium-Interposer, die Grafikchips mit High Bandwidth Memory verbinden (Link), soll aber viel billiger zu fertigen sein. EMIB kommt beim aktuellen Stratix-10-FPGA der Intel-Tochter Altera schon zum Einsatz. (ciw)