MPF: Multicore-Parade mit 64 Bit

Fujitsu will mit den SPARC64-V- und -VI-Prozessoren die ersten 64-Bitter mit 90-Nanometer-Strukturbreite auf den Servermarkt bringen. Zunächst planen die Japaner, den derzeit mit 1,35 GHz laufenden SPARC64 V noch mit dem aktuellen 0,13-µm-Prozess über 1,5 GHz zu bringen und ihn dann gegen Ende 2004 auf 90 Nanometer (10 Lagen) zu "shrinken". Damit soll er dann über 2 GHz Takt erzielen. Danach soll der mächtige SPARC64 VI mit zwei Kernen und 6 MByte großem, gemeinsamen L2-Cache folgen -- ein Bolide mit fast 700 Millionen Transistoren auf einem 388-Quadratmillimeter-Die. Die L1-Caches bleiben wie beim SPARC64 V pro Kern bei jeweils zwei 128-KByte-Caches für Instruktionen respektive Daten. Mindestens 2,4 GHz plant Fujitsu für die zweite Jahreshälfte 2005.

Neben dem höheren Takt bietet Version VI etliche Verbesserungen am Kern, darunter Hardware-Prefetch, größere TLB, bessere Sprungvorhersage. Vor allem soll aber auch ein neuer Bus (Jupiter-Bus) für mehr Multiprozessor-Performance sorgen. Hierfür hat Fujitsu einen neuen Zustand W (Modified by others, unmodified by owner) ersonnen, der das bisherige MOESI-Protokoll für Datenkonsistenz auf MOWESI erweitert. Höherer Takt, größerer L2-Cache, verbesserter Kern und Jupiter-Bus zusammen sollen dem SPARC64 VI etwa doppelte SPEC-Performance gegenüber dem SPARC64 V bei 1,35 GHz verleihen, also rund 1600 SPECint_base2000 (est) und 2100 SPECfp_base2000 (est). Über den Stromverbrauch hat Fujitsu noch nichts verlauten lassen.

Mit seinen 66 Millionen Transistoren nimmt sich dagegen der SPARC-Kollege von Sun geradezu bescheiden aus. Der UltraSPARC IV besitzt zwar auch zwei Kerne, aber in seiner ersten Ausführung (Codename Jaguar) einen externen L2-Cache von 16 MByte. Dieser ist physisch für beide Kerne gemeinsam, logisch aber in zweimal 8 MByte pro Kern aufgeteilt. Anders als beim Fujitsu-Bruder ist der Speichercontroller hier bereits integriert. Gefertigt wird der fürs nächste Jahr vorgesehene Prozessor von Texas Instruments im 0,13-µm-Prozess. Mit 355 Quadratmillimetern ist er dann fast genauso groß wie SPARC64 V mit zehnmal mehr Transistoren. Die Leistungsaufnahme beziffert Sun mit rund 100 Watt bei 1,2 GHz Taktfrequenz. Zur Performance gibt es von Sun nur die rohe Aussage: etwa zweimal schneller als UltraSparc III. Für später ist dann die Integration des L2-Caches vorgesehen und der Shrink auf 90 Nanometer.

Der dritte Multicore-Prozessor, der auf dem Microprocessor-Forum mehr angedeutet denn beschrieben wurde, ist IBMs Power5. IBMs Chief Scientist Balaram Sinharoy hat nur wenig Neues verraten: Ein Dual-Core-Design mit zweifach SMT (Simultanious Multithreading), bei dem ansonsten die Kerne weitgehend dem Power4 entsprechen. Der gemeinsame L2-Cache wurde ein bisschen auf 1,92 MByte vergrößert und auch der L3-Cache fällt mit 36 MByte ein wenig größer aus, vor allem aber ist der Speichercontroller bereits integriert. Welchen Speicher er unterstützt, wollte IBM zunächst nicht verraten; gegenüber heise online gab die IBM-Crew jedoch später an, dass der Controller sowohl mit DDR400 als auch mit DDR2 (-400 und darüber) umgehen kann.

Der Chip mit 276 Millionen Transistoren wird in IBMs 130-nm-Prozess gefertigt, die noch auf 389 Quadratmillimeter Die-Fläche passen. Wie beim Power4 auch werden vier solcher Dies, mithin acht physische oder 16 logische Prozessoren, auf einem 9,5 × 9,5 Quadratzentimeter großen Modul zusammen mit vier Cache-Chips gepackt, wobei die Intra-modulare Bandbreite zwischen den vier Chips gegenüber dem Vorgänger verdoppelt wurde (voller Prozessortakt). Zum geplanten Takt und zur Leistungsaufnahme wollte IBM noch keine Aussage machen, mit Dynamic Power Management und Leakage Power Reduction will IBM das Schlimmste verhüten.

Auch zur Performance des fürs nächste Jahr vorgesehenen Prozessors schwieg sich IBM aus, steht hier allerdings im Wort, viermal mehr Performance Launch-to-Launch zu liefern, und das müssten dann eigentlich Werte von rund 2500 SPECint2000 und 3500 SPECfp2000 sein. (asc't) / (ciw)