Seite 2: Kein High-NA EUV, dafür Advanced-Packaging

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Den Einsatz von Lithografie-Systemen mit extrem-ultravioletter Belichtungstechnik bei hoher numerischer Apertur (High-NA EUV) schiebt TSMC aus Kostengründen weiter nach hinten. Diese Maschinen ermöglichen dank einer steileren Lichtbrechung feinere Chipstrukturen, kosten pro Stück aber mehr als 400 Millionen Euro. "Normale" EUV-Belichter liegen bei etwa 160-170 Millionen Euro. Außerdem sinkt mit High-NA-EUV-Systemen der Wafer-Durchsatz und der Maskenverschleiß steigt. Die aufwendigsten Lithografie-Verfahren kommen allerdings nur für die feinsten Chip-Schichten zum Einsatz.

TSMC zeigt sich zuversichtlich, dass Mehrfachbelichtungen mit EUV-Maschinen für die nächsten zwei Fertigungsgenerationen ausreichen. Der Chipfertiger entscheidet sich damit konträr zu Intel, der High-NA EUV ab 2026 im Prozess 14A einsetzen will.

Verglichen mit der Einführung von EUV-Belichtern im Jahr 2019 sind die Positionen umgedreht. Damals wollte Intel keine EUV-Technik bei seinem 10-nm-Prozess einführen (heute Intel 7 genannt), der sich schließlich um mehrere Jahre verzögerte – allerdings auch wegen besonders aggressiver Skalierungsziele und der Einführung neuer Materialien.

Advanced-Packaging für riesige Prozessoren

Parallel zu neuen Fertigungsgeneration reift auch die Packaging-Technik weiter. TSMC will künftig noch größere Multi-Chip(let)-Konstrukte ermöglichen. Die Basis bilden neue Träger und Silizium-Interposer, die mehrere Chips miteinander verbinden. So überwindet der Chipfertiger das sogenannte Reticle-Limit, also die maximal "in einem Schuss" belichtbare Fläche eines Chips von etwas mehr als 800 mm² (etwa 26 mm × 33 mm).

Ab 2026 sollen sich Logikchips auf einer Fläche von etwa 4400 mm² (5,5-mal das Reticle-Limit) mit 12 HBM-Speicherstapeln kombinieren lassen. Ab 2027 rechnet TSMC mit einem achtfachen Reticle-Limit, also gut 6400 mm², zuzüglich 12 HBM(4)-Stacks. Der Träger misst dann mindestens 12 cm × 12 cm.

Aktuell hat Nvidia das größte bekannte Multi-Chip-Konstrukt aufgelegt: Blackwell (B100) verwendet zwei gut 800 mm² große GPUs, gepaart mit acht HBM3e-Stacks.

Diese Varianten nennt TSMC Chip-on-Wafer-on-Substrate (CoWoS). Als Alternative will die Firma ab 2027 Systems-on-Wafer (SoW) salonfähig machen – riesige Prozessoren, die auf einem kompletten Wafer belichtet werden. Der zusammen mit Tesla entworfene Dojo-Prozessor ist der Vorreiter für diese Technik.

(mma)