"Meteor Lake": Einblick in Intels nächste Prozessorgeneration
Seite 2: Mehr CPU-Kerne
Intel spendiert auch den CPU-Kernen ein eigenes Chiplet, das im Maximalausbau erneut sechs starke P- mit acht effizienteren E-Kernen kombiniert – so weit, so altbekannt. Das Problem: Obwohl die Kerne bei wenig Rechenlast, etwa beim Abspielen eines Videos oder dem Verfassen eines Textes, größtenteils nichts zu tun haben, müssen sie doch regelmäßig kurz aufwachen. Dieser Umstand wiegt bei einem Chiplet-Design noch schwerer, denn dort muss eben nicht nur ein CPU-Kern aufgeweckt werden, sondern ein ganzes Chiplet.
(Bild: Intel)
Intel löst das Dilemma, indem das SoC-Tile zwei zusätzliche E-Kerne bekommt. In den eben geschilderten Nutzungsszenarien kümmern sich diese um sämtliche Hintergrundaktivitäten, sodass das CPU-Tile vollständig schlafen kann, auch wenn man das System nutzt.
Wie alle anderen Kerne auch sind die beiden zusätzlichen für das Betriebssystem sichtbar; im Geräte- und Taskmanager von Windows geht es künftig also noch etwas gedrängter zu. Intels Thread Director gibt dem Betriebssystem Hinweise, auf welche Kerne die momentane Last aus seiner Sicht optimal verteilt ist; das ist seit Alder Lake (12. Core-i-Generation) Usus.
Bislang starteten neue Threads auf den stärkeren P-Kernen. Mit Meteor Lake dreht sich die Reihenfolge um: Der Startpunkt sind nun die Low-Power-E-Kerne im SoC-Tile, und jeder Thread muss sich den Weg auf die E-Kerne im CPU-Tile und schlussendlich auf die dortigen P-Kerne erst "verdienen".
(Bild: Intel)
Pikante Randnotiz: Intel verwendet zwar für das CPU-Chiplet den hauseigenen Fertigungsprozess Intel 4, doch das SoC-Tile samt darin enthaltener E-Kerne stammt von TSMC (N6). Auch das IO-Tile (N6) und das GPU-Tile (N5) kauft Intel bei TSMC zu; aus eigenen Fabs stammt sonst nur noch der Foveros getaufte Interposer, der vollflächig unter allen Chiplets liegt und diese miteinander sowie mit dem Package-Substrat verbindet. Weil er keine aktiven Schaltelemente enthält, sondern praktisch nur Leitungen, genügt für seine Herstellung ein 22-Nanometer-Prozess.
Das gerade schon angesprochene IO-Chiplet enthält zusätzliche PCIe-Lanes, aber auch zwei weitere Monitorausgänge sowie USB4- beziehungsweise Thunderbolt-4-Controller. Diese Funktionsblöcke wurden aus zwei Gründen aus dem SoC-Chiplet ausgelagert. Einer ist wieder die Energiebilanz: Wenn ein Notebook per Thunderbolt an einem Dock hängt, tut es nicht weh, ein weiteres Chiplet mit Strom zu versorgen.
Andererseits benötigt Intel das IO-Chiplet, um überhaupt genügend Leitungen aus dem Gesamtpaket führen zu können. Die PHYs, die Verbindungen nach außen treiben, werden traditionell an den Rändern von Chips platziert. Bei einem Chiplet-Verbund sind aber bauartbedingt Verbinder zwischen den Chiplets notwendig, die Platz für Leitungen nach außen wegnehmen. Zudem haben weder GPU- noch CPU-Tile IO-Funktionsblöcke, sodass ihre Randbereiche nicht zur Verfügung stehen.
