Vom Sand zum Chip: So entsteht ein moderner Prozessor
Seite 3: Optische Grenzen
Mit Verzerrungen leben
Leider gilt das nicht für die physikalischen Gesetze und die daraus folgenden Grenzen der Optik: Selbst das UV-Licht der modernen Gaslaser (ArF-Excimerlaser) hat eine Wellenlänge von immer noch 193 nm. Das ist einVielfaches der kleinsten Strukturen, die damit belichtet werden müssen. Ganz konkret ausgedrückt heißt das: Die Auflösung eines solchen optischen Systems reicht nicht aus, um so feine Strukturen scharf abzubilden. Es entstehen Interferenzen und Beugungsmuster.
Dem begegnet man derzeit mit zahlreichen Tricks wie Optical Proximity Correction, „Phase Shift“- Masken, Mehrfachbelichtung und Immersionslithografie. Bei Letzterer füllt eine Flüssigkeit den Spalt zwischen Linse und Lack. Durch ihren höheren Brechungsindex steigert sie die optische Auflösung.Mehrfache Belichtung mit verschiedenen Masken zaubert Strukturen auf den Lack, die feiner sind als die, die der Laser mit einer einzelnen Maske auflösen kann. Die Strukturen auf der Maske werden anhand von Computersimulationen vorab so verzerrt, dass sie die Beugungseffekte kompensieren.
Aus diversen vor allem mechanischen Gründen ist es unmöglich, den ganzen Wafer auf einmal zu belichten. Stattdessen fährt ein Stepper (Bild 8b) den Wafer in Teilschritten ab und belichtet jeweils eine kleine Teilfläche. Ein halbwegs aktueller Stepper der Firma ASML braucht gerade einmal 15 Sekunden, um 96 Felder auf einem 300-mm-Wafer zu belichten. Ohne Mehrfachbelichtungen schafft er so 250 Wafer pro Stunde.
Der nächste Technologiesprung wäre die Lithografie mit Extrem-UV-Licht (EUV) mit so kurzen Wellenlängen, dass Interferenzen keine Rolle mehr spielen. Allerdings schieben die Hersteller deren Einführung immer weiter vor sich her, weil sie mit gewaltigen Problemen – und damit Kosten – einhergeht. So gibt es beispielsweise kaum Materialien für Linsen und Lacke, die ausreichend gute optische Eigenschaften im EUV-Bereich aufweisen.
Strippenzieher
Nach Dutzenden Ätz-, Aufbau- und Dotierzyklen mit immer neuen Lithografiemasken – im sogenannten Frontend of Line – sind die einzelnen Transistoren endlich fertiggestellt, stehen aber noch nicht in Verbindung miteinander. Im zweiten Teil der Fertigungsstraße, dem Backend of Line, geht es um die Verschaltung der einzelnen Transistoren.
(Bild: c't magaziin)
Die Herstellung der bis zu 30 Verbindungs- oder Interconnect-Lagen ähnelt der von Transistoren: Zuerst deckt eine Isolationsschicht – etwa aus Siliziumdioxid – den ganzen Wafer ab (Bild 12). In diese ätzt man überall dort, wo darunterliegende Schaltungsteile zu kontaktieren sind, Löcher und zieht Gräben für Leiterbahnen. Dann taucht der ganze Wafer in ein Bad aus Kupfersulfat. Eine elektrische Spannung zwischen Wafer und Flüssigkeit löst elektrochemische Prozesse (Galvanik) aus.Diese scheiden eine Kupferschicht auf dem Wafer ab, die ein Schleifer gleich wieder bis auf die Isolationsschicht abträgt (Bilder 13 bis 16). Nur in den zuvor ausgehobenen Vertiefungen bleibt das Kupfer stehen. Dann beginnt der Zyklus von vorn.
(Bild: c't magaziin)
Die Grafik zum Schichtaufbau eines Prozessors zeigt, dass mit zunehmendem Abstand zu den Transistoren die Breite der Strukturen immer mehr zunimmt. Das vergrößert deren Querschnitt und reduziert dadurch den elektrischen Widerstand der Leiterbahnen. Zuoberst auf den Wafer kommen winzige Lotkugeln, die den Chip später mit der Außenwelt verbinden (Bild 19).
(Bild: c't magaziin)
Noch auf dem Wafer werden die Chips auf Funktion getestet und selektiert. Danach zerteilt eine Kreissäge den Wafer entlang der „Die Streets“. Diese Verschnittbereiche sind etwa so dick wie ein Haar, das Sägeblatt entsprechend dünner. Dafür rotiert es mit bis zu 60.000 U/min (Bild 21). Eine unter den Wafer geklebte Folie verhindert, dass die nackten Chips (bare Die) beim Sägen herumfliegen.
(Bild: c't magaziin)
Je nach Verwendungszweck erhält der Chip nun noch ein schützendes Gehäuse oder zumindest eine Unterlage (Die-Carrier). Beim Flip-Chip-Verfahren wird er dazu kopfüber mit seinen Lotkugeln auf den Die-Carrier gelötet. Die bei der Produktion nach unten gewandte Seite des Wafers wird so zur Oberseite des Prozessors und dient der Wärmeabfuhr. Während bei Notebook-Chips der Kühler meist direkt auf dem Die aufsitzt, bekommen PC-Prozessoren noch einen Blechdeckel. Er schützt das zerbrechliche Die und verteilt die Hitze. Daher spricht man auch vom Heatspreader.
Alte Regel für moderne Technik
Das zentrale Mantra der Halbleiterindustrie lautet seit Jahren: Je kleiner die Strukturbreite, desto dichter kann man die Transistoren packen. Ein Chip mit gleich vielen Transistoren wird beim Umstieg auf einen feineren Fertigungsprozess kleiner und damit billiger. Umgekehrt passen auf die gleiche Chipfläche mehr Transistoren – also ein leistungsfähigerer Chip. Eingeholt hat die Realität allerdings den Traum, mit kleineren Strukturen und damit kürzeren Leiterbahnen automatisch auch höhere Taktfrequenzen zu erreichen.
Auch nach fast 50 Jahren gilt hingegen noch das sogenannte mooresche Gesetz. Gordon Moore, Mitbegründer des Chipherstellers Intel, postulierte 1965, dass sich die Komplexität – also die Anzahl der Transistoren – von Prozessoren regelmäßig verdoppelt. Moore ging ursprünglich von „jährlich“ aus, doch daraus wurden schnell ein bis zwei Jahre. Freiere Interpretationen sprechen von einer Verdopplung der Performance alle zwei Jahre.
Davon geht viel, aber eben nicht alles auf Fortschritte in der Fertigungstechnik zurück: Seit den ersten integrierten Mikroprozessoren aus den 70er Jahren des vergangenen Jahrhunderts schrumpfte die Strukturbreite im Schnitt alle zweieinhalb Jahre um rund 30 Prozent – von einstmals 10.000 auf heute 22 Nanometer.
(Bild: c't magaziin)
Flash-Speicher als Wegbereiter
Die Speerspitze der Entwicklung bilden dabei seit einigen Jahren die Hersteller von NAND-Flash für Solid-State-Disks, die in diesem Sommer auf 16-nm-Strukturen umsteigen. Auf den Fuß folgt Arbeitsspeicher. Prozessoren haben erheblich komplexere Strukturen als die sehr regelmäßigen Speicherzellen und hängen daher etwas zurück. Intel hat vor wenigen Wochen seine zweite Generation von Chips mit 22-nm-Strukturen vorgestellt und plant für 2014 den Umstieg auf 14 nm.
Für manche Produkte oder Hersteller ist ein solcher 30-Prozent-Sprung, der im Jargon der ITRS „Full-Node“ heißt, zu aufwendig. Immerhin halbiert sich dabei in etwa die Fläche eines Transistors, was sich nur in neuen Fabriken oder mit immensen Eingriffen in den Maschinenpark machen lässt. Mit einem Half-Node können die bestehenden Maschinen ohne gewaltige Veränderungen weiter genutzt werden. Derzeit entstehen beispielsweise viele Handy-Chips mit 28-nm-Strukturen – benachbarte Full-Nodes sind 32 und 22 nm.
Weil der Bau respektive die Umrüstung einer Fabrik für einen neuen Full-Node extrem viel Geld kostet, durchlaufen die meisten Fabs einen Zyklus: Sie beginnen ihr Leben mit der Fertigung von High-End-Produkten, also solchen, bei denen es aus Kosten- oder Performance-Gründen auf maximale Transistordichte und Geschwindigkeit ankommt. Dank hoher Margen spielen sie die Investitionskosten zügig wieder ein.
Später übernimmt die alte, abbezahlte Fab die Fertigung von Chips, die nicht den neuesten Prozess brauchen, aber billig sein sollen. Letztes Glied in dieser Verwertungskette sind typischerweise Mikrocontroller, bei denen kleine Strukturen gar nicht unbedingt gewünscht sind. Spätestens nach 10 bis 15 Jahren steht dann für den Hersteller die Umrüstung oder ein Neubau an. Die Grafik zu Fertigungsprozessenzeigt, dass derzeit mit Strukturbreiten zwischen 180 nm und 16 nm gefertigt wird – das sind mehr als sieben Full-Nodes.
(Bild: c't magaziin)
An den Grenzen der Physik
Manche der Verkleinerungen (Shrinks) erfordern kaum oder nur wenig Veränderungen an den zugrunde liegenden Verfahren. Alle paar Generationen stoßen die Hersteller allerdings an die physikalischen Beschränkungen der eingesetzten Verfahren. Nur mit gewaltigem Aufwand gelingt es dann, die Grenze des Machbaren wieder ein paar Jahre aufzuschieben.
So stieg Ende des letzten Jahrtausends der elektrische Widerstand der bis dahin üblichen Aluminiumleiterbahnen über die Maßen an, weil ihr Querschnitt rapide abnahm. Den Ausweg brachte der damals technisch schwierige Umstieg auf Kupfer. Acht Jahre später war ein verändertes Dielektrikum (HKMG) Schlüsseltechnik für den 45-nm-Node.
2012 flüchtete Intel mit den Transistoren in die dritte Dimension (FinFET), weil in die bis dahin übliche planare Bauform bei 22-nm-Strukturen einfach nicht mehr genug Atome gepasst hätten und die aktive Fläche des Gates zu klein geworden wäre.
Milliardenkosten
Seltener als Strukturverkleinerungen, aber ebenfalls turnusgemäß steht eine Vergrößerung der Wafer an, auf denen die Chips hergestellt werden. Aktuell messen die Siliziumscheiben 30 Zentimeter im Durchmesser. Je größer die Scheiben sind, desto mehr Chips kann man in einem Rutsch fertigen – derzeit mehrere hundert.
Allerdings steigen mit der Wafer-Größe auch die Kosten für die Fabrik erheblich an. Intel hat vorgerechnet, dass eine Fab für 200-mm-Wafer für rund 1 Milliarde US-Dollar zu haben war. Aktuelle 300-mm-Fabs kosten schon über 5 Milliarden US-Dollar. Diese Summe soll sich mit dem Umstieg auf 450-mm-Wafer nochmals verdoppeln. Selbst wenn die Fabrik schon steht, schlägt die Entwicklung eines neuen Fertigungsprozesses mit 0,5 bis 1 Milliarde US-Dollar zu Buche und seine Erprobung mit weiteren 1 bis 2 Milliarden US-Dollar.
Aufgrund dieser Kosten betreiben von Generation zu Generation immer weniger Firmen eigene Halbleiter-Fabs. Abgesehen von den Speicherproduzenten sowie Intel und IBM arbeiten die meisten Hersteller von Prozessoren, Grafikchips oder Handy-SoCs „fabless“: Sie entwickeln zwar den Chip, überlassen die Herstellung aber Auftragsfertigern (Foundries) wie TSMC, Globalfoundries, Samsung oder UMC. Das drückt die Kosten, heißt aber auch, dass Fertigungsprozesse erst mit deutlicher Verzögerung verfügbar werden. So dürfte bei TSMC die Massenproduktion von Chips mit 20-nm-Strukturen erst Anfang 2014 anlaufen, während Intel im selben Jahr schon von 22 auf 14 nm umsteigen will.
(uk)
