Doppelte Kapazität in Intels Flash-Speichern

Heute präsentierte Intel in München einen 64-MBit-Flash-Baustein, der erstmalig Gebrauch von der Multilevel-Cell (MLC) macht. Dabei speichert eine Zelle nicht wie bisher zwei Spannungsniveaus (1 Bit), sondern vier (2 Bit). Der Vorteil: Auf gleicher Chipfläche läßt sich die doppelte Informationsmenge unterbringen.

Allerdings gibt es auch Nachteile: Da der Spannungsunterschied zwischen den einzelnen Zuständen auf ein Drittel des Üblichen sinkt, müssen die chipinternen Leseverstärker verbessert werden, um die gleiche Datensicherheit zu gewährleisten. Dies könnte auf Kosten der Zugriffszeit gehen. Umgekehrt muß der Baustein beim Schreiben der Information eine genau definierte Ladungsmenge in die Speicherzelle bringen, um das richtige Spannungsniveau für die geforderte Bitkombination zu "treffen". Schließlich könnte aufgrund der gedrittelten Spannungsdifferenz die Datenhaltezeit sinken. Details zur MLC-Technologie siehe http://developer.intel.com/design/flcomp/isfbgrnd.htm.

Muster des 64-MBit-Chips stehen sofort zur Verfügung, Serienmengen sind ab dem ersten Quartal 1998 zu erwarten. Der Preis soll dann bei knapp 30 US$/Stück bei Abnahme von 10000er Losen liegen. So heiß, wie Intel das 64-MBit-Süppchen kocht, ist die Angelegenheit freilich nicht: Beispielsweise findet man auch in den Portfolios der Halbleiterhersteller Samsung und Toshiba 64-MBit-Bausteine, die sogar in konventioneller Technologie gefertigt sind. Bei Toshiba denkt man ebenfalls über eine Einführung der Multi-Level-Cell nach, die Anfang des kommenden Jahres dann 128-MBit-Speicher ermöglichen könnte. (ea)