IEDM: DRAM-Fertigungstechnik für 80-, 70- und 50-Nanometer-Strukturen
Auf der Halbleiterkonferenz IEDM demonstrieren die großen Speicherchipfirmen, dass sie für die nächsten Jahre gerüstet sind.
Auf der Halbleiterkonferenz IEDM demonstrieren die großen Speicherchipfirmen, dass sie für die nächsten Jahre gerüstet sind. Infineon gibt sich zuversichtlich, dass sich die einstmals gemeinsam mit IBM und Toshiba entwickelte Trench-Zellen-Technik auch noch mit Strukturgrößen von weniger als 50 Nanometern verträgt. Der höheren Aufwand für die Fertigung der tiefen Kondensatorgräben im Silizium und den integrierten Vertikaltransistor soll sich auch dann noch durch den im Vergleich zu anderen DRAM-Verfahren geringeren Silizium-Flächenbedarf bezahlt machen -- Infineon spricht von 8F2 pro Zelle.
Gemeinsam mit dem aktuellen taiwanischen Fertigungspartner Nanya zeigt Infineon ein neuartiges Layout der Deep-Trench-Zellen, das bei der 70-Nanometer-Fertigung und danach zum Einsatz kommen soll.
DRAM-Weltmarktführer Samsung veröffentlicht Details zur geplanten 80-Nanometer-Fertigung eines 512-MBit-Bausteins mit "Damascene-FinFETs" (d-FinFET), die eine spezielle Kristallrichtung des Subtrats (<100>) und Local-Channel-Ionnenimplantierung (LCI) nutzen. Für Sub-70-Nanometer-DRAMs hat Samsung einen mechanisch verstärkten Speicherkondensator mit potenziell unbegrenzter Bauhöhe entwickelt (Mechanically Enhanced Storage node for virtually unlimited Height, MESH).
Mitarbeiter von NEC und dem gemeinsam mit Hitachi betriebenen DRAM-Jointventure Elpida präsentieren eine Technik zum präzise gesteuerten Kristall-Defektwachstum, womit sich die mechanische Spannung in Schichtaufbauten besser verteilen lassen soll. Dadurch wiederum soll sich die Datenhaltungszeit von Wolfram/Wolframnitrid/Polysilizium-Gate-DRAMs deutlich verlängern. (ciw)
