Intel erobert die Tera-Hertzen (update)
Intels Entwicklern ist es jetzt gelungen, Transistoren mit einer effektiven Gate-Länge von nur 15 nm zu entwickeln, deren Transitfrequenz weit über zwei Terahertz hinausgeht.
Intels Entwicklern ist es jetzt gelungen, Transistoren mit einer effektiven Gate-Länge von nur 15 nm zu entwickeln, deren Transitfrequenz weit über zwei Terahertz hinausgeht. Das ermöglicht dann Kommunikations-Chips mit bis zu einem Terahertz und insbesondere auch Prozessoren mit Taktraten von 100 GHz und mehr.
Die Terahertz-Grenze selbst überwanden die Intel-Ingenieure schon vor rund einem Jahr, als sie auf dem IEDM ihre neusten CMOS-Transistoren vorstellten, die mit 30 nm Gate-Länge und 0,8 nm dicken Oxidschichten bei 0,85 V eine Frequenz von 1,2 THz (beziehungsweise ein Gate Delay von 0,85 ps) erzielten.
Im Juni 2001 toppten sie dieses mit den auf der Silicon Nanotechnology Conference vorgestellten NMOS-Transistoren, die mit 20 nm Gate-Länge 1,45 THz (0,7 ps) bei 0,75 V bewältigten. Und nun sind sie bei 15 nm angelangt, was die benötigte Fläche eines Transistors gegenüber 20 nm abermals halbiert. Die Spitzen-Transitfrequenz beträgt hier 2,63 THz (0,38 ps Gate Delay).
Die effektive Gate-Länge ist aufgrund von Diffusionseffekten immer ein Stückchen kleiner als die der Lithographie zu Grunde liegende optische Strukturgröße, auch "Technology Node" genannt. Unterhalb einer Strukturgröße von 0,13 µm liegt die Gate-Länge rund bei deren Hälfte. Für die 15-nm-Transistoren ist also eine EUV-Lithographie mit einem Technology Node von 30 nm erforderlich. Anlagen für solche EUV-Lithographie müssen allerdings noch für die Massenfabrikation fertig gestellt werden, was noch einige Jahre in Anspruch nehmen dürfte. Erst für 2007 rechnen die Intel-Strategen mit marktfähigen Lösungen für 20-nm-Transistoren – eingesetzt in Prozessoren, die weit mehr als eine Milliarde Transistoren aufweisen werden. 15-nm-Gate-Länge ist für etwa 2009 eingeplant.
Eine Vielzahl von begleitenden Maßnahmen ist nötig, um solch hohe Takte zu erzielen, ohne dass der Stromverbrauch ins Unermessliche steigt. Wie Intels Chef-Technologe Pat Gelsinger schon im Frühjahr auf der ISSCC vorgerechnet hatte, würde die hochgerechnete Leistungsdichte aktueller Technologien auf Prozessoren mit Takten jenseits von 100 Gigahertz diejenige von Kernreaktoren übertreffen, ja sogar die Leistungsdichte von Raketentriebwerken erreichen. Die von Intel entwickelten Depleted Substrate Transistoren (DST) zeichnen sich durch ein verringertes Substrat zwischen den Elektroden und der Oxid-Schicht aus, sowie durch vergrößerte (epitaxial aufgedampfte) Source/Drain-Elektroden. Hinzu kommt ein High-K-Dielektrikum zur Isolation des Gates von den andern Elektroden und dem Substrat. Dessen Job unterscheidet sich von den Low-k-Dielektrika, die vor allem zur Isolation der Verbindungsleitungen (insbesondere bei Kupfer-Interconnects) zum Einsatz kommen.
So hat etwa ZrO2 (Zirkoniumdioxid) eine etwa fünffach höhere relative Dielektrizitätskonstante k (in Deutschland meist mit ?r bezeichnet) als das heutzutage übliche Siliziumdioxid. Bei gleicher Kapazität kann dann die Isolationsschicht mit ZrO2 fünfmal dicker sein als SiO2, woraus ein deutlich geringerer Leckstrom (etwa 1/10 000) resultiert. Auch den Leckstrom zwischen Drain und Source (off state leakage) konnte Intel reduzieren. Das wiederum ermöglicht den Betrieb mit niedrigerer Spannung, was letztendlich die Leistungsaufnahme drastisch (weil quadratisch von der Spannung abhängig) reduziert.
Laut Intel sollen DSTs in allen Kernbereichen deutlich bessere Eigenschaften aufweisen, als die aktuell im Submicron-Bereich eingeführte Front-Technologie "Partially Depleted SOI": niedrigere Sperrschichtkapazität, niedrigere Leckströme, niedrigere Soft-Error-Rate (durch radioaktive Alpha-Strahlung), keine "Floating Body"-Effekte, niedrigere Spannung und ein kürzeres Gate Delay. (as)
